[发明专利]包括高速异质集成控制器和高速缓存的半导体设备

说明书

本发明题为“包括高速异质集成控制器和高速缓存的半导体设备”。本发明公开了一种半导体设备，该半导体设备包括控制器管芯和存储器模块。控制器管芯可以是具有ASIC逻辑电路、存储器阵列逻辑电路和高速缓存结构的异质集成控制器管芯。在示例中，存储器模块可在面朝上或面朝下的配置中具有连续形成的硅通孔。

背景技术

便携式消费电子器件需求的强劲增长推动了对高容量存储设备的需求。非易失性半导体存储器设备，诸如闪存存储卡，已广泛用于满足对数字信息存储和交换的日益增长的需求。它们的便携性、多功能性和坚固耐用的设计以及它们的高可靠性和大容量，使得此类存储器设备理想地用于多种电子设备中，包括例如数字相机、数字音乐播放器、视频游戏控制器、PDA、蜂窝电话和固态驱动器。

近来，已使用具有形成为层的存储器单元串的3D堆叠存储器结构来提出超高密度存储器设备。一种此类存储设备有时被称为位成本可扩展(BiCS)体系结构。除了分层存储器单元之外，3D存储器设备还包括用于控制对存储器单元进行读取/写入的逻辑电路。常常使用互补金属氧化物半导体(CMOS)技术制造的逻辑电路通常可在半导体晶圆内的堆叠存储器层下方形成。

当前，在数据中心中对于将闪存存储器设备用作固态驱动器(SSD)存在显著的推动作用。随着3D存储器结构中的存储器层数的増加，以满足日益增长的数据中心存储器需求，将逻辑电路定位在3D存储器单元结构下方变得更困难。另外，针对存储器阵列形成而进行优化的工艺参数可不针对逻辑电路形成进行优化。例如，在多种制造步骤中，加热3D存储器单元结构是已知的。虽然对存储器单元结构是有利的，但加热可不利地影响逻辑电路的操作。

附图说明

图1是根据本技术的实施方案的用于形成包括控制器管芯的第一晶圆的流程图。

图2是根据本技术的实施方案的包括控制器管芯的第一半导体晶圆的第一主表面的顶视图。

图3是根据本技术的实施方案的第一半导体晶圆的控制器管芯的顶视图。

图4是根据本技术的实施方案的第一半导体晶圆的控制器管芯的横截面边视图。

图5是根据本技术的实施方案的控制器管芯的示意性框图。

图6是根据本技术的实施方案的用于形成包括存储器阵列管芯的第二晶圆的流程图。

图7是根据本技术的实施方案的包括存储器阵列管芯的第二半导体晶圆的第一主表面的顶视图。

图8是根据本技术的实施方案的第二半导体晶圆的存储器阵列管芯的顶视图。

图9是根据本技术的实施方案的第二半导体晶圆的存储器阵列管芯的横截面边视图。

图10是根据本技术的实施方案的用于形成“面朝上的”半导体设备的流程图。

图11至图13是示出根据本技术的实施方案的用于堆叠在一起的存储器阵列半导体管芯的制备的边视图。

图14至图15是示出根据本技术的实施方案的可在其上堆叠存储器阵列管芯的临时载体的制备的边视图。

图16至图19是示出根据本技术的实施方案的处于不同制造阶段的面朝上的存储器阵列晶圆堆叠的边视图。

图20是根据本技术的实施方案的完整的存储器阵列晶圆堆叠的透视图。

图21是根据本技术的实施方案的用于形成“面朝下的”半导体设备的流程图。

图22至图23是示出根据本技术的实施方案的处于不同制造阶段的面朝下的存储器阵列晶圆堆叠的边视图。

图24是半导体设备的分解边视图，该半导体设备包括用于安装在基板上的存储器阵列半导体管芯堆叠和控制器半导体管芯。

图25是根据本技术的实施方案的完整的半导体设备的边视图。