[发明专利]增强半导体蚀刻能力的方法

说明书

本发明提供一种用于增强半导体图案蚀刻能力的方法，包括：在半导体核心结构上沉积掩模层，其中该核心结构包括半导体衬底以及位于该半导体衬底之上的待形成图案的半导体堆叠层，其中所述掩模层沉积在所述堆叠层之上；通过离子注入在所述掩模层内掺杂离子，其中所述离子用于在蚀刻过程中钝化所述掩模层上形成的图案开孔的侧壁以提高垂直方向上的蚀刻选择性。

技术领域

本发明涉及半导体制造方法，具体涉及3D NAND制造过程中的新型工艺。

背景技术

3D NAND存储器作为一种堆叠数据单元的技术提高了存储容量，降低了每一数据位的存储成本，已成为主流的存储技术。典型的3D NAND存储器包括衬底以及在衬底中心区域形成的多个堆叠层。通过对堆叠层进行多晶硅沟道刻蚀来形成沟道通孔并进一步完成栅极以及金属互连，最终完成3D NAND存储器芯片。图1示出3D NAND半导体结构蚀刻过程中的一个示例性结构，如图所示，该半导体结构包括核心结构，该核心结构包括衬底102以及在衬底上沉积的一系列堆叠层104。该半导体结构还包括在堆叠层之上沉积的硬掩模层200，其中在硬掩模层200上已经光刻有图案开孔。可以看到，通常由于3D架构下堆叠层104具有很高的高宽比，因此在对蚀刻过程中，需要增加掩模层200的厚度以满足蚀刻的技术要求，并因此增加了在掩模上开孔的难度，例如图案开孔的侧壁轮廓会有不期望的弯曲发生，进而会影响到下方的半导体核心结构上沟道开孔的质量，因此将造成良品率下降。

现有技术中通常采用在掩模层200的组成成分中掺杂杂质，通过改变掩模层成分来改变掩模层的模系数，进而改变了整个掩模层的属性，从而减少例如轮廓弯曲的发生可能性。然而这个方案带来了二个问题：一是会改变预先设计的掩模层对蚀刻的选择性，因此需要小心设计掩模层的成分构成及比例等；二是掩模层属性的变化必然导致工艺过程的变化及工艺设备的修改，因此既增加了复杂性，也带来的时间与费用上的成本上升。而且，在在掩模层的组成成分中整体掺杂杂质也会造成杂质的不必要的浪费，这是因为杂质价值体现在发生刻蚀之处以便增加刻蚀阻挡效果，避免发生侧蚀，而对于非刻蚀之处则不具有任何意义。

发明内容

本发明提出一种改进的工艺，在不改变掩模层的成份、因此进而不改变掩模层的沉积工艺的情况下，可实现杂质离子的精准注入，在改善掩模层中图案开孔的侧壁应力强度的同时，提高垂直方向上的蚀刻选择性，从而避免了侧壁轮廓发生弯曲现象，从而可有效地提高半导体器件的良品率。

按照本发明的一个方面，提供一种用于增强半导体图案蚀刻能力的方法，包括：在半导体核心结构上沉积掩模层，其中该核心结构包括半导体衬底以及位于该半导体衬底之上的待形成图案的半导体堆叠层，其中所述掩模层沉积在所述堆叠层之上；通过离子注入将预定剂量的掺杂离子注入到所述掩模层内预定注入深度以便钝化在蚀刻过程中在所述掩模层上形成的图案开孔的侧壁并提高垂直方向上的蚀刻选择性。

按照本发明的一个方面，提供一种用于增强半导体图案蚀刻能力的方法，包括：在半导体核心结构上沉积掩模层，其中该核心结构包括半导体衬底以及位于该半导体衬底之上的待形成图案的半导体堆叠层，其中所述掩模层沉积在所述堆叠层之上；在所述掩模层之上沉积用于防止驻波效应的介电抗反射涂层(DARC)；通过离子注入将第一注入剂量的掺杂离子注入所述DARC层内第一注入深度处，其中所述第一注入剂量与第一注入深度被设定以使得在所述DARC层内注入的掺杂离子可渗透进入所述掩模层。

附图说明

附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示意性示出了蚀刻过程中的半导体结构立体视图；

图2A示意性示出了根据一个实施例的蚀刻过程中的对应的半导体结构平面视图；

图2B示意性示出了形成图2A中的半导体结构的方法流程图；