[发明专利]电路、电子器件及其形成方法

说明书

本公开涉及电路、电子器件及其形成方法。一方面，电路可包括第一晶体管，其中发射极耦接到发射极端子，并且基极耦接到基极端子；第二晶体管，其中集电极耦接到衬底端子，并且基极耦接到第一晶体管的集电极；以及部件，部件具有整流结，其中第一端子耦接到第一晶体管的集电极，并且第二端子耦接到电路的集电极端子。在另一方面，电子器件可包括衬底，衬底具有第一半导体区域；第二半导体区域；以及第三半导体区域；第一沟槽隔离结构，第一沟槽隔离结构从主表面延伸穿过第三半导体区域并且终止在第二半导体区域内；以及发射极区域，其耦接到电子器件的发射极端子。电路和电子器件可允许高电压双极结型晶体管具有良好的β并且形成在相对小的区域中。

技术领域

本公开涉及电路、电子器件、以及形成电子器件的方法，并且更具体地讲，涉及包括晶体管和部件的电路和电子器件及其形成方法。

相关领域

集成电路已经被分类为模拟器件、数字器件或功率器件。智能功率技术将模拟电路和数字电路与功率器件组合或集成在单个半导体衬底上或内。智能功率电路的智能部分将例如控制功能、诊断功能和保护功能添加到功率半导体器件。智能功率技术已经使用于汽车应用和工业应用的功率驱动器的稳健性和可靠性提升。此类应用已经包括例如用于控制防抱死制动系统的智能电源开关、用于气囊控制的系统功率芯片、发动机管理、电动机控制、开关式电源、车灯的智能开关等。

将逻辑功能和模拟功能与功率晶体管整合在单个管芯上，对用于物理分开和电隔离不同功能器件的隔离方案提出挑战。此类隔离方案包括了例如结隔离方案和电介质隔离方案。电介质隔离方案包括了在横向上分开部件但未触及衬底的电介质沟槽隔离，以及提供横向隔离和纵向衬底隔离两者的绝缘体上半导体(“SOI”)方案。另一种隔离方案将电介质沟槽隔离与结隔离区组合，其中结隔离区已经被设置毗邻器件的有源区内的沟槽隔离区。

然而，以上指出的隔离方案具有若干缺点。例如，结隔离方案包括占用管芯内的横向空间的掺杂区域，这导致使用较大的管芯尺寸来确保有足够的横向间隔以维持击穿特性。另外，因为结隔离方案占用较大区域，结隔离方案还往往呈现不希望的高电容。SOI技术提供减小的芯片尺寸，但具有以下问题：散热、由于较高平均结温度导致的高导通电阻、在感应箝位期间的较低稳健性，以及在静电放电(“ESD”)事件期间的较低能量性能等。此外，在高电压SOI技术中，顶层朝向底层衬底的单位面积寄生电容通常超过纵向结隔离所提供的单位面积电容。另外，SOI技术制造成本昂贵。

因此，需要改进的隔离结构和使用隔离结构形成半导体器件的方法。

发明内容

要由本发明解决的问题是允许具有良好β的高电压双极型晶体管集成到器件中，同时保持晶体管占据的区域相当小。

在一方面，提供了电路。该电路包括：

发射极端子，第一基极端子，集电极端子，以及衬底端子；

第一晶体管，该第一晶体管包括发射极、基极和集电极，其中第一晶体管的发射极耦接到发射极端子，并且第一晶体管的基极耦接到第一基极端子；

第二晶体管，该第二晶体管包括发射极、基极和集电极，其中第二晶体管的集电极耦接到衬底端子，并且基极耦接到第一晶体管的集电极；以及

部件，该部件具有整流结、第一端子和第二端子，其中第一端子耦接到第一晶体管的集电极，并且第二端子耦接到电路的集电极端子。

在一个实施方案中，部件是具有阳极和阴极的pn结二极管，其中部件的第一端子是pn结二极管的阴极，并且部件的第二端子是pn结二极管的阳极。

在另一个实施方案中，部件是包括发射极、基极和集电极的第三晶体管，其中部件的第一端子是第三晶体管的发射极，部件的第二端子是第三晶体管的集电极，并且第三晶体管的基极耦接到第三晶体管的集电极。