[发明专利]VDMOSFET及其制备方法和半导体器件

说明书

本申请提供了VDMOSFET及其制备方法和半导体器件，该VDMOSFET包括第一导电类型重掺杂衬底、第一导电类型轻掺杂漂移层、第二导电类型轻掺杂阱区、第二导电类型重掺杂接触区、第一导电类型重掺杂源极区、第二导电类型轻掺杂区、第一导电类型轻掺杂区、栅氧化层、栅极、源极和漏极。该VDMOSFET中引入第二导电类型轻掺杂区和第一导电类型轻掺杂区，构成交替出现的PN柱(超级结结构)，可使得导通电阻大大下降而不会使击穿电压下降，同时可以有效保护栅氧化层不被击穿，提高器件的可靠性。

技术领域

本申请涉及半导体技术领域，具体的，涉及VDMOSFET及其制备方法和半导体器件。

背景技术

SIC MOSFET具有输入阻抗高、开关速度稳定性高、导通电阻低等优点，是目前最受关注的SIC开关器件。在SICMOSFET中，VDMOSFET(Vertical Conduction DoubleScattering Metal Oxide Semiconductor)更是当前发展较快的功率器件；具有独特的高输入阻抗，低驱动功率，高开关速度，优越的频率特性，低噪声以及很好的热稳定性，抗辐射能力及制造工艺简单等特点；广泛的应用于交流传动、变频电源、开关稳压电源等各种领域，并取得了很好的效果。

相关技术中，VDMOSFET结构如图1所示：包括N+衬底层10、N型漂移区20、P- 阱区(pwell)30、P+接触区40、N+源极区50、源极60、栅极70、漏极80、JFET区域90、栅氧化层100。该横向沟道器件结构中存在以下缺点：一是存在JFET区域，会增大器件导通电阻(即应用时的通态损耗)，相关技术中降低JFET区域电阻的方法为增大pwell间距离或者是在JFET区域进行N-注入，但容易造成短沟道效应(器件提前开启)且栅氧化层下方载流子浓度较大，使栅氧化层承担较大电压，会导致栅氧提前击穿，器件耐压降低；二是器件的导通电阻与耐压值成反比，如果要通过加大N-漂移层20的浓度降低导通电阻，则会损失一部分器件耐压，无法做到在降低导通电阻的同时保证器件耐压；三是由于C元素的存在，SiC/SiO₂材料的界面态密度大约是Si的三倍左右，高的界面态密度导致低的沟道迁移率；四是由于较高的SiC/SiO₂材料的界面态密度，栅氧化层较硅器件而言，容易提前击穿，使器件的实际耐压值较计算值低很多。

因而，目前的VDMOSFET相关技术仍有待改进。

发明内容

本申请旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本申请的目的在于提出一种可以在有效降低器件导通电阻的同时可以提高器件耐压能力、有效提高沟道内电子迁移率或者能够有效保护栅氧化层不被击穿的VDMOSFET。