[发明专利]一种存算一体化电路及神经网络的计算方法

说明书

本发明实施例公开了一种存算一体化电路以及神经网络的计算方法，该存算一体化电路包括：多条沿行方向延伸的第一信号线以及多条沿列方向延伸的第二信号线；呈阵列排布的多个存储单元，位于同一行的所述存储单元的第一端连接至同一所述第一信号线，位于不同行的所述存储单元的第一端电连接至不同的所述第一信号线；位于同一列的所述存储单元的第二端电连接至同一所述第二信号线，位于不同列的所述存储单元的第二端电连接至不同的所述第二信号线。该存算一体化电路可以增大所述存算一体化电路所能计算的神经网络的神经元层数目范围和神经元层内节点数目范围。

技术领域

本发明涉及神经网络计算领域，尤其涉及一种存算一体化电路及神经网络的计算方法。

背景技术

如图1所示，为了完成图像、语音和其他信号的识别，一个完整的神经网络结构通常包括多个神经元层，其中，第一个神经元层作为输入层，最后一个神经元层作为输出层，其余的神经元层作为隐藏层，所述多个神经元层中任意相邻神经元层之间的连接关系均由权重参数决定，其中，所述多个神经元层中任意相邻神经元层之间的连接关系可以包括全连接或卷积等。

如图2所示，在存算一体化电路中，用于计算神经网络的模块往往是由存储器阵列组成的，具体工作时，待处理的信号被输入到存有权重参数的存储器阵列里进行处理，经过一个存储器列阵处理的信号相当于完成了从神经网络的一层神经元层向下一层神经元层的传播，以此类推，将多个存储器阵列连接在一起后，即可执行多层神经网络的计算。

但是，现有存算一体化电路设计生产完成后，其能计算的神经网络的神经元层数目范围和每个神经元层内的节点数目范围较为有限。

发明内容

为解决上述技术问题，本发明实施例提供了一种存算一体化电路，以增大所述存算一体化电路所能计算的神经网络的神经元层数目范围和每个神经元层内的节点数目范围。

为解决上述问题，本发明实施例提供了如下技术方案：

一种存算一体化电路，包括：

多条沿行方向延伸的第一信号线以及多条沿列方向延伸的第二信号线；

呈阵列排布的多个存储单元，位于同一行的所述存储单元的第一端连接至同一所述第一信号线，位于不同行的所述存储单元的第一端电连接至不同的所述第一信号线；位于同一列的所述存储单元的第二端电连接至同一所述第二信号线，位于不同列的所述存储单元的第二端电连接至不同的所述第二信号线。

可选的，还包括：

多个沿行方向的第三信号线，所述第三信号线与所述第一信号线一一对应，用于控制与同一条所述第一信号线电连接的所有所述存储单元与其对应的所述第一信号线或所述第二信号线之间的连接状态；

和/或，

多个沿列方向的第四信号线，所述第四信号线与所述第二信号线一一对应，用于控制与同一条所述第二信号线电连接的所有所述存储单元与其对应的所述第一信号线或所述第二信号线之间的连接状态。

可选的，还包括：

与所述第一信号线的至少一端电连接的第一信号处理结构，用于对所述第一信号线输出的信号进行接收。

可选的，所述第一信号处理结构包括一个第一信号处理单元和多个第一开关，所述第一开关与所述第一信号线一一对应，所述第一信号处理单元通过各所述第一开关与各所述第一信号线电连接；

或，

所述第一信号处理结构包括多个第一信号处理单元，所述第一信号处理单元与所述第一信号线一一对应，且与其对应的所述第一信号线电连接。

可选的，还包括：与所述第一信号处理结构电连接的第一信号存储结构，用于对所述第一信号处理结构输出的信号进行存储。