[发明专利]存储器系统及半导体存储装置

说明书

实施方式提供一种能够抑制存储容量降低的存储器系统及半导体存储装置。实施方式的存储器系统包含半导体存储装置(100)及控制器(200)。半导体存储装置(100)包含：多个第1配线层(31)；多个第2配线层(31)；半导体柱(48)；第1电荷蓄积层(46)；第2电荷蓄积层(46)；以及控制部(15)，能够进行独立地选择多个第1配线层(31)的一个及多个第2配线层(31)中的相对应的一个的第1模式的控制以及一次选择多个第1配线层(31)的一个及多个第2配线层(31)中的相对应的一个的第2模式的控制。控制器(200)控制半导体存储装置(100)的控制部(15)，使它进行第1模式的控制或第2模式的控制。

相关申请

本申请享有以日本专利申请2018-172868号(申请日：2018年9月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种存储器系统及半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not-And，与非)型闪速存储器。

发明内容

实施方式提供一种能够抑制存储容量降低的存储器系统及半导体存储装置。

实施方式的存储器系统包含半导体存储装置、及控制半导体存储装置的控制器。半导体存储装置包含：多个第1配线层，沿第1方向积层；多个第2配线层，在与第1方向交叉的第2方向上，与多个第1配线层中的任一个分离地分别配置；半导体柱，设置在多个第1配线层与多个第2配线层之间，且沿第1方向延伸；第1电荷蓄积层，配置在多个第1配线层与半导体柱之间；第2电荷蓄积层，配置在多个第2配线层与半导体柱之间；以及控制部，能够进行独立地选择多个第1配线层的一个及多个第2配线层中的相对应的一个的第1模式的控制、以及一次选择多个第1配线层的一个及多个第2配线层中的相对应的一个的第2模式的控制。控制器控制半导体存储装置的控制部，使它进行第1模式的控制或第2模式的控制。

附图说明

图1是第1实施方式的存储器系统的框图。

图2是第1实施方式的半导体存储装置的框图。

图3是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图4是第1实施方式的半导体存储装置所具备的存储单元阵列的选择栅极线SGD的俯视图。

图5是第1实施方式的半导体存储装置所具备的存储单元阵列的字线WL0的俯视图。

图6是第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。

图7是表示第1实施方式的半导体存储装置中的正常模式的图。

图8是表示第1实施方式的半导体存储装置中的统合模式的图。

图9是表示第1实施方式的存储器系统中的写入动作的整个流程的流程图。

图10是第1实施方式的存储器系统中的正常模式时的写入动作的指令序列。

图11是第1实施方式的存储器系统中的统合模式时的写入动作的指令序列。

图12是第1实施方式的半导体存储装置中的写入动作的流程图。

图13是表示第1实施方式的半导体存储装置中的写入动作时的各配线电压的一例的图。

图14是表示第1实施方式的半导体存储装置中的写入动作时的各配线电压的时序图。

图15是表示第1实施方式的存储器系统中的读出动作的整个流程的流程图。