[发明专利]半导体装置及其制造方法

说明书

本发明提供半导体装置及其制造方法。半导体装置具备：第1膜，包含在第1方向隔开并沿与第1方向交叉的第2、3方向延伸的多个电极层；多个第1柱状部，设置在第1膜内，包含电荷累积层及第1半导体层，具有沿第1方向延伸的柱状形状。装置具备：第2膜，设置在第1膜上，包含在第1方向隔开并沿第2、3方向延伸的多个电极层；多个第2柱状部，在第2膜内设置在第1柱状部上，包含第2半导体层，具有沿第1方向延伸的柱状形状。装置具备多个第1绝缘膜，多个第1绝缘膜在第2膜内与第2柱状部在第3方向隔开，沿第1、2方向延伸；第1柱状部在第1绝缘膜间的区域下方配置成三角形的格子状，在第1绝缘膜下方配置成正方形或长方形的格子状。

[相关申请]

本申请享有以日本专利申请2018-169045号(申请日：2018年9月10日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置及其制造方法。

背景技术

在制造三维存储器时，能够通过以存储孔彼此的距离变短的方式配置存储孔来缩小芯片尺寸。然而，当未适当地配置存储孔时，在将电极层嵌入至存储孔内的柱状部的四周时，可能会产生在电极层内产生大的空隙等问题。因此，要求能够更适当地缩小芯片尺寸的方法。

发明内容

实施方式提供一种能够缩小芯片尺寸的半导体装置及其制造方法。

根据一实施方式，半导体装置具备：第1膜，包含在第1方向上相互隔开地积层并沿着与所述第1方向交叉的第2方向及第3方向延伸的多个电极层；及多个第1柱状部，设置在所述第1膜内，包含电荷累积层及第1半导体层，且具有沿着所述第1方向延伸的柱状的形状。所述装置还具备：第2膜，设置在所述第1膜上，且包含在所述第1方向上相互隔开地积层并沿着所述第2方向及所述第3方向延伸的多个电极层；及多个第2柱状部，在所述第2膜内设置在所述第1柱状部上，包含第2半导体层，且具有沿着所述第1方向延伸的柱状的形状。所述装置还具备多个第1绝缘膜，所述多个第1绝缘膜在所述第2膜内与所述第2柱状部在所述第3方向上隔开设置，并沿着所述第1方向及所述第2方向延伸，所述第1柱状部在所述第1绝缘膜间的区域的下方配置成三角形的格子状，在所述第1绝缘膜的下方配置成正方形或长方形的格子状。

附图说明

图1是表示第1实施方式的半导体装置的构造的剖视图。

图2是表示第1实施方式的半导体装置的构造的放大剖视图。

图3～16是表示第1实施方式的半导体装置的制造方法的剖视图。

图17是表示第1实施方式的半导体装置的构造的剖视图。

图18(a)及(b)是表示第1实施方式的第1比较例的半导体装置的构造的剖视图。

图19(a)及(b)是表示第1实施方式的半导体装置的构造的剖视图。

图20是表示第1实施方式的第2比较例的半导体装置的构造的剖视图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。在图1至图20中，对于相同或类似的构成标注相同的符号，并省略重复的说明。

(第1实施方式)

图1是表示第1实施方式的半导体装置的构造的剖视图。图1的半导体装置例如为三维存储器。

图1的半导体装置具备基板1、第1层间绝缘膜2、源极层3、第2层间绝缘膜4、栅极层5、多个绝缘层6、多个电极层7、第3层间绝缘膜8、存储器绝缘膜11、信道半导体层12、及多个元件分离绝缘膜13。