[发明专利]半导体存储器装置和包括半导体存储器装置的存储器系统

说明书

公开了一种半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；纠错码(ECC)引擎，被配置为检测和/或校正读取数据中的至少一个错误位，并被配置为生成指示所述至少一个错误位是否被检测到和/或被校正的解码状态标志，其中，读取数据从存储器单元阵列读取；通道接口电路，被配置为从ECC引擎接收读取数据和解码状态标志，并被配置为将读取数据和解码状态标志发送至存储器控制器，其中，通道接口电路被配置为通过引脚将解码状态标志发送至存储器控制器；控制逻辑电路，被配置为响应于来自存储器控制器的地址和命令，控制ECC引擎和通道接口电路。

本申请要求于2018年4月12日提交到韩国知识产权局的第10-2018-0042701号韩国专利申请和于2018年6月8日提交到韩国知识产权局的第10-2018-0065750号韩国专利申请的优先权，所述韩国专利申请的公开通过整体引用包含于此。

技术领域

本发明构思涉及存储器，更具体地说，涉及半导体存储器装置和包括半导体存储器装置的存储器系统。

背景技术

半导体存储器装置可被分类为非易失性存储器装置和易失性存储器装置。非易失性存储器装置即使在电力重启(power cycled)后，也可恢复存储的信息。相反，易失性存储器装置需要恒定电力以保持数据。非易失性存储器装置的示例包括闪存装置。易失性存储器装置的示例包括动态随机存取存储器(DRAM)。由于DRAM的高速操作和低成本，DRAM越来越多地用于系统存储器。然而，由于DRAM的尺寸减小，DRAM中的存储器单元的位错误可能迅速增加，DRAM的良率(yield)可能下降。

发明内容

根据本发明构思的示例性实施例，一种半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；纠错码(ECC)引擎，被配置为：检测和/或校正读取数据中的至少一个错误位，并被配置为：生成指示所述至少一个错误位是否被检测到和/或被校正的解码状态标志，其中，读取数据从存储器单元阵列读取；通道接口电路，被配置为：从ECC引擎接收读取数据和解码状态标志，并被配置为：将读取数据和解码状态标志发送至存储器控制器，其中，通道接口电路被配置为：通过第一引脚将解码状态标志发送至存储器控制器；控制逻辑电路，被配置为：响应于从存储器控制器提供的地址和命令，控制ECC引擎和通道接口电路。

根据本发明构思的示例性实施例，一种半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；ECC引擎，被配置为：检测和/或校正读取数据中的至少一个错误位，并被配置为：生成指示所述至少一个错误位是否被检测到和/或被校正的解码状态标志，其中，读取数据从存储器单元阵列读取；通道接口电路，被配置为：从ECC引擎接收读取数据和解码状态标志，被配置为：将解码状态标志存储在其寄存器中，并被配置为：将读取数据发送至存储器控制器；控制逻辑电路，被配置为：响应于从存储器控制器提供的地址和命令，控制ECC引擎和通道接口电路，其中，控制逻辑电路被配置为：控制通道接口电路将解码状态标志发送至存储器控制器。

根据本发明构思的示例性实施例，一种存储器系统包括：半导体存储器装置；存储器控制器，被配置为：控制半导体存储器装置，其中，半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；ECC引擎，被配置为：检测和/或校正读取数据中的至少一个错误位，并被配置为：生成指示所述至少一个错误位是否被检测到和/或被校正的解码状态标志，其中，读取数据从存储器单元阵列读取；通道接口电路，被配置为：从ECC引擎接收读取数据和解码状态标志，并被配置为：将读取数据和解码状态标志发送至存储器控制器，其中，通道接口电路被配置为：通过第一引脚将解码状态标志发送至存储器控制器；控制逻辑电路，被配置为：响应于从存储器控制器提供的地址和命令，控制ECC引擎和通道接口电路，其中，存储器控制器被配置为：基于解码状态标志确定半导体存储器装置的错误管理策略。