[发明专利]存储器系统及其操作方法在审
| 申请号： | 201811289270.3 | 申请日： | 2018-10-31 |
| 公开（公告）号： | CN110364196A | 公开（公告）日： | 2019-10-22 |
| 发明（设计）人： | 李周映 | 申请（专利权）人： | 爱思开海力士有限公司 |
| 主分类号： | G11C8/04 | 分类号： | G11C8/04;G06F5/06 |
| 代理公司： | 北京路浩知识产权代理有限公司 11002 | 代理人： | 张晶;赵赫 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供一种存储器系统及其操作方法。该存储器系统包括：存储器控制器，对从主机接收的命令进行排队，并顺序地输出排队的命令；控制器缓冲存储器，临时存储对应于命令的写入数据，并且在存储器控制器的控制下输出被临时存储的写入数据；以及非易失性存储器装置，响应于从存储器控制器输出的命令和从控制器缓冲存储器输出的写入数据来执行操作，并且当完成了操作时向存储器控制器输出操作完成信号，其中当从主机接收到清除命令时，存储器控制器释放被临时存储在控制器缓冲存储器中的写入数据。 | ||
| 搜索关键词： | 存储器控制器 写入数据 存储器系统 缓冲存储器 临时存储 控制器 主机接收 输出 非易失性存储器装置 清除命令 输出操作 输出排队 完成信号 排队 释放 响应 | ||
【主权项】：
1.一种存储器系统，包括：存储器控制器，对从主机接收的命令进行排队，并且顺序地输出排队的命令；控制器缓冲存储器，临时存储对应于所述命令的写入数据，并且在所述存储器控制器的控制下输出被临时存储的写入数据；以及非易失性存储器装置，响应于从所述存储器控制器输出的所述命令和从所述控制器缓冲存储器输出的所述写入数据来执行操作，并且当完成了所述操作时向所述存储器控制器输出操作完成信号，其中当从所述主机接收到清除命令时，所述存储器控制器释放被临时存储在所述控制器缓冲存储器中的所述写入数据。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于爱思开海力士有限公司，未经爱思开海力士有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201811289270.3/，转载请声明来源钻瓜专利网。
- 上一篇：存储器件以及包括其的存储系统
- 下一篇：解码方法以及存储控制器
- 同类专利
- 存储器系统及其操作方法-201811289270.3
- 李周映 - 爱思开海力士有限公司
- 2018-10-31 - 2019-10-22 - G11C8/04
- 本发明提供一种存储器系统及其操作方法。该存储器系统包括：存储器控制器，对从主机接收的命令进行排队，并顺序地输出排队的命令；控制器缓冲存储器，临时存储对应于命令的写入数据，并且在存储器控制器的控制下输出被临时存储的写入数据；以及非易失性存储器装置，响应于从存储器控制器输出的命令和从控制器缓冲存储器输出的写入数据来执行操作，并且当完成了操作时向存储器控制器输出操作完成信号，其中当从主机接收到清除命令时，存储器控制器释放被临时存储在控制器缓冲存储器中的写入数据。
- 在存储装置中寻址数据的方法、存储装置和存储模块-201710123119.1
- 张牧天;牛迪民;郑宏忠;林璇渶;金寅东;崔璋石 - 三星电子株式会社
- 2017-03-03 - 2019-07-30 - G11C8/04
- 本发明涉及在存储装置中寻址数据的方法、存储装置和存储模块。在寻址存储装置数据的方法中，该数据布置在由第一数量的行地址位和第二数量的列地址位索引的行和列中并通过指定第三数量的行地址位的行命令紧接着指定第四数量的列地址位的列命令寻址，第一数量大于第三数量或者第二数量大于第四数量，该方法包括：将第一数量的行地址位分割为第一子集和第二子集，并且当第一数量大于第三数量时在行命令中指定第一子集并在下一地址命令中指定第二子集；否则将第二数量的列地址位分割为第三子集和第四子集，并且在列命令中指定第四子集并在前一地址命令中指定第三子集。
- 一种芯片中坏块地址的跳转方法和装置-201510383253.6
- 苏志强;丁冲;陈立刚;谢瑞杰 - 北京兆易创新科技股份有限公司
- 2015-07-02 - 2018-12-14 - G11C8/04
- 本发明提供了一种芯片中坏块地址的跳转方法和装置，其中，所述芯片包括第零芯片裸片和第一芯片裸片，所述方法包括：将被访问的块的地址信息输入至所述第一芯片裸片；将所述第零芯片裸片中锁存的坏块的地址信息依次输出至所述第一芯片裸片；在所述第一芯片裸片中比对所述坏块的地址信息与所述被访问的块的地址信息，得到比对结果；根据所述比对结果进行坏块地址的跳转。本发明节省了芯片的面积，降低了芯片的制作成本。
- 用于存储器阵列的取消选择驱动器-201280032527.1
- H·A·卡斯特罗 - 英特尔公司
- 2012-06-28 - 2014-03-12 - G11C8/04
- 供了用于将选择线驱动至电阻性交叉点存储器阵列的非对称的选择和取消选择驱动器。可以将地址完全解码，以确定有效的选择驱动器，但是对于取消选择驱动器可以执行部分解码。一些实施例可以将奇和偶取消选择驱动器作为两组驱动器进行管理，并且一些实施例可以采用次佳晶体管作为取消选择驱动器，以节省管芯面积。一些实施例可以将取消选择驱动器实现为经修改的存储器元件，从而进一步减少管芯面积。
- 数据发送、接收装置、用于数据传输的系统和方法-201210113218.9
- 许海辉 - 广东新岸线计算机系统芯片有限公司
- 2012-04-17 - 2013-10-30 - G11C8/04
- 本发明公开了一种数据发送装置，包括：发送计数单元，用于生成计数器同步信号并通过第一数据线发送给接收端，以用于将接收计数器进行同步复位或计数；并生成用于控制第一选择器的第一控制信号，以控制数据发送单元发送数据；和，所述数据发送单元，用于生成多路待发送数据，并根据所述第一控制信号输出其中一路数据，通过第二数据线发送给接收端。本发明还提供一种数据接收装置，一种用于数据传输的系统和方法。采用本发明提供的装置、系统和方法，节省了传输数据线的数目，使得电路运行频率高、延时小、时序收敛快，并且易于在芯片中实现。
- 一种采用移位链的集成电路-201210038009.2
- 崔运东;王潘丰 - 京微雅格（北京）科技有限公司
- 2012-02-17 - 2013-08-21 - G11C8/04
- 本发明涉及一种采用移位链的集成电路。该移位链包括具有第一逻辑单元和第二逻辑单元；其中，第一逻辑单元包括第一移位链结构和第一寄存器，第一移位链结构具有和第一寄存器的输出端耦合的输入端与和第一寄存器的输入端耦合的输出端；第二逻辑单元包括第二移位链结构和第二寄存器，第二移位链结构具有和第二寄存器的输出端耦合的输入端与和第二寄存器的输入端耦合的输出端；其中，第一逻辑单元和第二逻辑单元中的一个逻辑单元的移位链结构包括配置位，该配置位允许第一逻辑单元和第二逻辑单元中的另一个逻辑单元的寄存器输出信号传递到所述第一逻辑单元和第二逻辑单元中的一个中的寄存器输入端。本发明实施例通过配置位实现了双向移位链，配合查找表前的多路器实现了寄存器输入的快速反馈。
- 一种储存器的地址译码电路-201110433997.6
- 刘芳芳;金建明 - 上海华虹NEC电子有限公司
- 2011-12-21 - 2013-06-26 - G11C8/04
- 本发明公开了一种储存器的地址译码电路，包括：两个PMOS管P1和P2，一个NMOS管N3，一个反相器A1、一个放大器A2；反相器A1，其输入端接需要译码的外部信号，其输出端接P2和N3栅极；P2和N3漏极相连作为地址译码电路输出端，N3源极接地电压，P2源极接P1漏极，P1源极接译码成功后的输出电压，P1栅极接放大器A2输出端，放大器A2输入端接读操作需要的外部使能信号。本发明的地址译码电路能缩小电路面积，缩短“读”操作译码1/3的建立时间。
- 地址译码方法及使用该方法的半导体存储器件-201210075524.8
- 秋新镐 - 海力士半导体有限公司
- 2012-03-21 - 2013-05-08 - G11C8/04
- 本发明提供了地址译码方法及使用该方法的半导体存储器件。所述半导体存储器件，包括：选通时钟发生器，所述选通时钟发生器被配置为响应于读取信号或写入信号而产生选通时钟信号，所述选通时钟信号具有根据被选择性使能的多个测试模式信号而受控的延迟时间；内部地址发生器，所述内部地址发生器被配置为响应于所述选通时钟信号的第一电平来锁存地址，并通过响应于所述选通时钟信号的第二电平将所述地址译码米产生内部地址；以及输出使能信号发生器，所述输出使能信号发生器被配置为将所述内部地址译码并产生被选择性使能的输出使能信号。
- 一种基于同步静态随机存储器IP的异步静态随机存储器-201210566409.0
- 拜福君 - 西安华芯半导体有限公司
- 2012-12-24 - 2013-04-24 - G11C8/04
- 本发明提供一种基于同步静态随机存储器IP的异步静态随机存储器；由一个异步控制电路和若干同步静态随机存储器IP组成。异步控制电路产生内部时钟信号对若干同步静态随机存储器IP进行触发，异步控制电路也负责将地址等其他信号进行缓冲并发送给被选中的同步静态随机存储器。由于同步静态随机存储器IP是集成电路工艺线最基础的IP之一，本发明以成熟的同步静态随机存储器IP为基础，只需要增加一个异步控制电路就能够完成一个异步静态随机存储器，相比于传统的全定制设计流程和方法，具有设计周期短的优点。
- 用适应的字线激活电路进行偶/奇组合交织块解码的非易失性存储器和方法-201180032297.4
- 加藤洋介 - 桑迪士克科技股份有限公司
- 2011-04-28 - 2013-03-13 - G11C8/04
- 非易失性存储器阵列被组织为多个交织的偶数块和奇数块。当块被选中用于操作时，通过空间有效解码电路和方案将一组字线电压传递到字线块。该多个块被组织为成对的相邻的奇数块和偶数块的阵列。第一电压总线允许所有偶数块存取该组字线电压。第二电压总线允许所有奇数块存取该组字线电压。为每对相邻的偶数块和奇数块提供用于选择的解码器。通过选择包含所选块的相邻的偶数块和奇数块的对，以及将该组字线电压只供应给所选块，而实现块的选择，所选块是所选对中的偶数块或奇数块中的一个。
- 一种地址跳转输出装置和方法-201210109780.4
- 何毅华 - 东莞市泰斗微电子科技有限公司
- 2012-04-16 - 2012-10-03 - G11C8/04
- 一种地址跳转输出装置，所述装置包含：循环计数器模块，多路选择器模块，控制模块和地址输出模块；所述循环计数器模块将计数值输出到所述多路选择器模块，所述控制模块向多路选择器模块输出控制命令来控制所述计数值的操作，最后将所述多路选择器模块操作结果输出到所述地址输出模块。采用本发明的技术方案后，能有效降低设计时候的开销，减少跳转电路资源消耗和出错概率。
- 堆叠式装置重新映射及修复-200980139881.2
- 布伦特·基斯;克里斯·G·马丁;特洛伊·A·曼宁;乔·M·杰德罗;蒂莫西·B·考尔斯;吉姆·雷姆耶尔;保罗·A·拉伯奇 - 美光科技公司
- 2009-10-06 - 2011-09-07 - G11C8/04
- 各种实施例包含具有布置成堆叠的多个裸片的设备、系统及方法，其中有缺陷单元可由相同裸片或不同裸片上的备用单元替换。
- 虚拟存储器接口-200980106735.X
- 迈克尔·帕拉迪诺;卡尔·于伦哈迈尔;本迪克·克莱韦兰 - 密克罗奇普技术公司
- 2009-02-23 - 2011-07-13 - G11C8/04
- 本文中描述的实施例提供对可分散在存储器(12)中的一组缓冲器(22到26)的个别数据存储位置(16到20)的随机存取。这些实施例提供虚拟存储器接口(14)，所述虚拟存储器接口(14)将平面存储器线性寻址空间中的虚拟地址作为索引应用到根据所述组缓冲器(22到26)排序成序列的物理存储器地址中。以此方式，这些实施例使得装置(例如，处理器)能够在不必执行任何存储器分段或分页过程的情况下直接并按顺序地存取经分片数据项(例如，包)的所有分散的物理存储器位置。在一些实施例中，这些存取包括对所述分散的数据存储位置(16到20)的读取存取和写入存取两者。
- 专利分类
