[发明专利]存储器结构及其形成方法

说明书

本发明涉及一种存储器结构及其形成方法，所述存储器结构包括：第一基底，包括：衬底层和存储层，所述衬底层具有相对的第一表面和第二表面，所述存储层位于所述衬底层的第一表面上，所述第一基底包括焊垫区域；介质层，位于所述衬底层的第二表面上；焊垫，位于所述焊垫区域上的介质层表面；隔离结构，贯穿所述衬底层，位于所述焊垫区域边缘，包围所述焊垫区域内的衬底层，用于隔离所述焊垫区域内的衬底层与所述隔离结构外围的衬底层。本发明的存储器结构中焊垫与衬底层之间的寄生电容被减小，有利于提高存储器性能。

技术领域

本发明涉及半导体技术领域，尤其涉及一种存储器结构及其形成方法。

背景技术

近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。

在3D NAND闪存结构中，包括存储阵列结构以及位于存储阵列结构上方的CMOS电路结构，所述存储阵列结构和CMOS电路结构通常分别形成于两个不同的晶圆上，然后通过键合方式，将CMOS电路晶圆键合到存储整列结构上方，将CMOS电路和存储阵列电路连接在一起；然后再将存储阵列结构所在晶圆的背面减薄，通过贯穿背面的接触部和焊垫将整个电路接出。焊垫与晶圆背面之间具有绝缘层，当焊垫和晶圆同时有电流通过时，焊垫与晶圆之间会产生强烈的寄生电容，减慢运算存储的速度。

现有技术中，一般通过提高焊垫与晶圆之间的绝缘层厚度来减少寄生电容，通常要求绝缘层的厚度大于1.4μm，才能有效降低焊垫与晶圆之间的绝缘层。但是由于电路接出需要同时打通绝缘层和晶圆形成贯穿晶圆通孔，绝缘层厚度增加，会导致贯穿晶圆通孔的深宽比增加，并且还需要严格控制贯穿晶圆通孔的特征尺寸和形貌，工艺的偏差可能导致电路断路或者漏电，这样就大大增加工艺的难度，需要更先进的半导体处理机台，工艺成本增加。

如何有效降低存储器结构的寄生电容，是目前亟待解决的问题。

发明内容

本发明所要解决的技术问题是，提供一种存储器结构及其形成方法，有效降低存储器结构的寄生电容，提高存储器性能。

本发明的技术方案提供一种存储器结构，包括：一种存储器结构，包括：第一基底，包括：衬底层和存储层，所述衬底层具有相对的第一表面和第二表面，所述存储层位于所述衬底层的第一表面上，所述第一基底包括焊垫区域；介质层，位于所述衬底层的第二表面上；焊垫，位于所述焊垫区域上方的介质层表面；隔离结构，贯穿所述衬底层，位于所述焊垫区域边缘，包围所述焊垫区域内的衬底层，用于隔离所述焊垫区域内的衬底层与所述隔离结构外围的衬底层。

可选的，还包括：第一接触部，所述第一接触部贯穿所述介质层和焊垫区域的衬底层；所述焊垫连接至所述第一接触部。

可选的，所述第一接触部包括金属柱以及位于所述金属柱侧壁表面的绝缘侧墙。

可选的，所述隔离结构的特征尺寸小于所述第一接触部的特征尺寸。

可选的，所述隔离结构包括贯穿所述衬底层的隔离沟槽和填充满所述隔离沟槽的隔离材料。

可选的，所述焊垫在衬底层上的投影与所述隔离结构之间的最小距离为0.5μm。

可选的，所述隔离结构包括两个以上套嵌设置的隔离环。

可选的，相邻隔离环之间的距离为0.8μm～1.2μm。

可选的，所述存储层内形成有第二接触部，所述第一接触部连接至所述第二接触部。