[发明专利]半导体器件以及制造半导体器件的方法

说明书

一种制造半导体器件的方法，包括：提供衬底，该衬底上具有基础鳍片结构，该基础鳍片结构包括：第一堆叠部，其用于形成第一环绕式栅极(GAA)晶体管的沟道，该第一堆叠部包括第一沟道材料；第二堆叠部，其用于形成第二GAA晶体管的沟道，该第二堆叠部包括第二沟道材料；以及牺牲部，其将第一堆叠部与第二堆叠部分开，其中，第一沟道材料、第二通道材料和牺牲材料具有彼此不同的化学组成；使基础鳍片结构的侧面露出以进行各向同性蚀刻处理，该各向同性蚀刻处理选择性地对第一沟道材料、第二沟道材料和牺牲材料中的一种进行蚀刻；以及分别在第一沟道材料和第二沟道材料周围形成第一GAA栅极结构和第二GAA栅极结构。

相关申请的交叉引用

本公开内容要求于2017年12月4日提交的美国临时申请第62/594350号的权益，该美国临时申请的全部内容通过引用并入本文。

技术领域

本公开内容涉及制造诸如集成电路以及用于集成电路的晶体管和晶体管部件的半导体器件的方法。

背景技术

本文提供的背景描述是为了总体上呈现本公开内容的上下文。就本背景技术部分中描述的工作的程度而言，目前署名的发明人的工作以及在提交时可以不另外被限定作为现有技术的描述的方面既没有明确地也没有隐含地被承认为针对本公开内容的现有技术。

在半导体器件的制造期间，执行各种制造处理，例如成膜沉积处理、蚀刻掩模创建处理、图案化处理、光刻胶显影处理、材料蚀刻和去除处理以及掺杂处理。重复执行这些处理以在衬底上形成期望的半导体器件元件。历来，晶体管被利用微制造形成在一个平面中并且上面形成有布线/金属，并且因此该晶体管被表征为二维(2D)电路或2D制造。缩放工作极大地增加了2D电路中每单位面积的晶体管的数目，但是随着缩放进入单数位纳米半导体器件制造节点，缩放工作正面临更大的挑战。半导体器件制造商已经表达了对三维(3D)半导体器件的需求，在3D半导体器件中，器件、晶体管和标准单元堆叠在彼此之上作为继续缩放的手段。3D半导体器件的制造提出了与新的工艺集成、新颖的硬件和工艺能力、设计、后制造处理、电子设计自动化以及3D制造处理的其他方面相关联的许多新的且独特的挑战。

发明内容

在一个实施方式中，一种制造半导体器件的方法包括：提供衬底，该衬底上具有基础鳍片结构，该基础鳍片结构包括：第一堆叠部，其用于形成第一环绕式栅极(GAA)晶体管的沟道，该第一堆叠部包括第一沟道材料；第二堆叠部，其用于形成第二GAA晶体管的沟道，该第二堆叠部包括第二沟道材料；以及牺牲部，其将设置在第二牺牲材料的上部与下部之间的第一堆叠部与第二堆叠部分开，使得第一沟道材料、第二沟道材料和牺牲材料在基础鳍片结构的侧面处露出，其中，第一沟道材料、第二沟道材料和牺牲材料具有彼此不同的化学组成；使基础鳍片结构的侧面露出以进行各向同性蚀刻处理，该各向同性蚀刻处理相对于第一沟道材料、第二沟道材料和牺牲材料中其他两种选择性地对第一沟道材料、第二沟道材料和牺牲材料中的一种进行蚀刻；以及分别在第一沟道材料和第二沟道材料周围形成第一GAA栅极结构和第二GAA栅极结构。

注意，本发明内容部分没有指定本公开内容或要求保护的发明的每个实施方式和/或增加的新颖方面。相反，本发明内容仅提供了对不同实施方式和对应的新颖点的初步讨论。对于本发明和实施方式的附加细节和/或可能的观点，读者可以参考如下面进一步讨论的本公开内容的具体实施方式部分和对应的附图。

附图说明

将参照以下附图详细描述作为示例提出的本公开内容的各种实施方式，其中，相似的附图标记指代相似的元件，并且在附图中：

图1A示出了根据本公开内容的实施方式的纳米线/纳米片FET结构的轴测图；

图1B示出了根据本公开内容的实施方式的制造半导体器件的方法的处理流程图；

图2A示出了根据本公开内容的实施方式的具有两种不同的沟道材料的鳍片结构的截面图，其中掩模材料保护一组沟道；