[发明专利]用于存储器写入辅助的电容性结构

说明书

写入辅助电路(106)在写入操作期间改变诸如存储器单元(101)的存储器装置(100)的逻辑状态中，促进增加施加到所述存储器装置的电压。除了耦合到一对位线(113、114)中的一者的第一电容线结构(115)之外，所述写入辅助电路还包括第二电容线结构(116)或“金属电容结构(metal cap)”，可选择性地向所述位线施加电压。所述电容线结构向所述存储器装置提供增加的写入辅助。在一些实现方式中，所述第二电容线在结构上沿第二取向定位并且相对于所述第一电容线形成在集成电路的第二金属层中。附加电容线通过在写入操作期间选择性地将其对应位线驱动为负来提供负位线辅助。

背景技术

位线是将存储器单元写入驱动器耦合到存储器单元的导线或迹线。在静态读取访问存储器(SRAM)和其他存储器中，常规负位线写入辅助(NBWA)电路使用下拉电压来为所述位线中的一者上的写入驱动器提供负电压供应或负接地参考。这样的技术在将零(“0”)值写入到存储器单元中是有用的，所述存储器单元在第一时间存储一(“1”)值并且在第二时间写入零(“0”)值。常规的NBWA电路通常包括被配置为提供接地参考的偏置电容器。然而，由于这样的偏置电容器消耗大量空间，并且由于集成电路上的平面布局空间(floorplanspace)有限，因此经由这样的常规偏置电容器提供足够的电容通常是不可行的。

附图说明

通过参考附图，可以更好地理解本公开，并且本公开的许多特征和优点对本领域技术人员来说可显而易见。在不同附图中使用相同的附图标记表示类似或等同的项。

图1是根据一些实施方案的电容性结构和存储器单元的阵列的框图。

图2是根据一些实施方案的将电容性结构耦合到存储器单元时的电压的图表。

图3是根据一些实施方案的存储器单元的电容性结构的二维阵列的框图。

图4是根据一些实施方案的沿着图1的线1-1的横截面图的框图。

图5是根据一些实施方案的使用存储器单元的电容性结构的方法的流程图。

具体实施方式

不断增长的存储器需求已导致在集成电路(IC)或系统级芯片(SOC)上放置大量存储器单元。存储器装置包括以硅的列和行布置的存储器单元的阵列。为了方便起见，存储器单元的物理列通常被分组为存储器单元的逻辑列。列电路和行电路促进对单个存储器单元的访问。一列存储器单元或一行存储器单元表示一串数据位。这些存储器单元包括被配置为存储一个或多个信息位的结构。存储器单元在本文中也称为位单元。由这样的存储器装置实施的许多存储器架构使用位线对、位线(BL)及其互补位线(/BL)，来将一组(即，一列)存储器单元中的每个存储器单元跨越位线对并联电耦合以读取和写入存储器单元内容。写入驱动器跨越对应的位线对的位线施加电压，以将对应的值写入到存储器单元中。为了向写入驱动器提供额外的电容量，如本文进一步所述，将额外的电容线或“电容(cap)”线添加到存储器架构。根据一些实施方案，第二电容线与第一电容线基本上正交。

额外的电容线为存储器架构和存储器电路带来好处。对于大型IC和SOC，在处理后的硅晶片上的存储器单元之间会出现相对较高的“可写入性”统计差异，这是因为由于各种原因，一些存储器单元比其他存储器单元更弱并且更难写入。如果存储器单元更难以写入，则可能无法通过施加在位线对上的典型电压Vdd成功地写入存储器单元。低电源电压可能会加重此问题。通过将施加的电压升至接地电位以下(对施加在位线对上的电压进行负升压)，提高写入存储器单元的能力。在所描述的存储器架构中，为了改善负升压，将一个或多个额外的电容线或电容线结构耦合到位线及其位线补码中的一者或两者。写入驱动器在写入操作期间选择性地从附加的电容线结构施加电容性升压。尽管可以参考将附加的电容施加到位线，但是在写入操作期间，由于写入数据线也通常在位线耦合到存储器单元的同时电耦合到存储器单元，因此电容也通常施加到写入数据线。