[发明专利]用于半导体存储器的可配置命令及数据输入电路的设备及方法

说明书

本发明描述用于半导体存储器的可配置命令及数据输入电路的设备及方法。实例设备包含输入信号块、时钟阻止电路、数据输入块、驱动器电路及数据接收器电路。一方面，设备包含：时钟分频器电路，其经配置以接收输入时钟信号及提供基于所述输入时钟信号的且具有小于所述输入时钟信号的时钟频率的经分频时钟信号；及选择信号接收器电路，其经配置以接收选择信号且进一步经配置以响应于第一时钟信号取样所述选择信号及提供基于所述选择信号的经取样选择信号。

背景技术

高数据可靠性、高存储器存取速度、低功耗及芯片大小的经减小比例是要求半导体存储器应具有的特征。芯片大小的经减小比例通常导致半导体存储器的各种电路的更小特征大小及更低功耗。举例来说，存储器阵列、用于接收信号及提供信号的支持电路及用于执行各种存储器操作的其它电路可针对更高存储器及电路密度及减小的功耗而设计。较低功耗通常通过使用较低内部电压实现。然而，当使用较低内部电压时，电路性能在以较高速度操作时可能受到影响。另外，电路以较高速度(例如较高时钟频率)操作通常具有比以较低速度操作更高的功耗。因此，电路通常经设计以平衡较低功耗与较高速度下的可接受性能。期望具有可经配置以针对较低功耗或高速性能操作的半导体存储器的电路。

附图说明

图1是根据本发明的实施例的半导体装置的框图。

图2是根据本发明的实施例的输入信号块的框图。

图3是根据本发明的实施例的输入信号块的框图。

图4是根据本发明的实施例的时钟阻止电路的示意图。

图5是展示根据本发明的实施例的图4的时钟阻止电路的操作期间的各种信号的时序图。

图6是根据本发明的实施例的数据输入块的框图。

图7是根据本发明的实施例的驱动器电路及数据接收器电路的示意图。

图8是根据本发明的实施例的取样器电路的示意图。

具体实施方式

下文陈述某些细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员应明白，可在无需这些特定细节的情况下实践本发明的实施例。此外，本文描述的本发明的特定实施例作为实例提供，且其不应用于将本发明的范围限制于这些特定实施例。在其它例子中，尚未详细展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地模糊本发明。

图1是根据本发明的半导体装置的框图。举例来说，半导体装置110可为集成到单个半导体芯片中的DDR4SDRAM。半导体装置110可安装在作为存储器模块衬底、母板或类似物的外部衬底102上。外部衬底102采用连接到半导体装置110的校准端子ZQ127的外部电阻器RZQ。外部电阻器RZQ是ZQ校准电路138的参考阻抗。外部电阻器RZQ可耦合到参考电势，例如，在不同实施例中，耦合到VSS、VDDQ、VDD或可用作参考电势的其它电势。

如图1中展示，半导体装置110包含存储器单元阵列111。存储器单元阵列111包含多个库，每一库包含多个字线WL、多个位线BL及多个存储器单元MC，其布置在多个字线WL及多个位线BL的相交点处。字线WL的选择由行解码器112执行，且位线BL的选择由列解码器113执行。感测放大器118耦合到对应位线BL且连接到本地I/O线对LIOT/B。本地IO线对LIOT/B经由用作开关的转移栅极TG 119连接到主IO线对MIOT/B。