[发明专利]三维存储器件及其制作方法

说明书

公开了三维(3D)存储器件(200)及其制作方法。NAND存储器件(200)包括衬底(202)、在衬底(202)上的多个NAND串(230)、在NAND串(230)上的一或多个外围器件、在周边组件上方的单晶硅层、以及在外围器件与NAND串(230)之间的一个或多个互连层。NAND存储器件(200)包括键合接口(219)，阵列互连层与外围互连层在所述接口处接触。

相关申请的交叉引用

本申请要求于2017年9月15日递交的中国专利申请第201710831396.8的优先权，通过引用方式将其全部内容并入本文。

技术领域

本公开内容的实施例涉和三维(3D)存储器件及其制作方法。

背景技术

平面型存储单元通过改良工艺技术、电路设计、程序算法和制作过程被缩放到更小尺寸。然而随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更具挑战性且更昂贵。因此，针对平面型存储单元的存储密度接近上限。

3D存储架构可以解决在平面型存储单元中的密度限制。3D存储架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。

发明内容

本文中公开了3D NAND存储架构及其制作方法的实施例。

在一些实施例中，半导体装置包括具有在其上的存储阵列(本文中还称为“阵列器件”)的硅衬底，以及在阵列器件上方的一个或多个互连层。半导体装置还可以包括位于一个或多个互连层上方的一个或多个外围器件。在一些实施例中，半导体装置包括位于一个或多个外围器件上方的单晶硅层。半导体装置还可以包括位于单晶硅层上方的多个后段制程(BEOL)互连层和衬垫层。

在一些实施例中，一个或多个外围器件包括多个金属-氧化物-半导体(MOS)场效晶体管(FET)。在一些实施例中，外围器件形成于硅衬底上。在一些实施例中，硅衬底包括掺杂区和隔离区。硅衬底可以是薄化硅衬底，例如，单晶硅层。在一些实施例中，单晶硅层是硅衬底的通过适合的技术进行薄化的一部分，例如背面研磨、湿/干蚀刻和/或化学机械研磨(CMP)。在一些实施例中，单晶硅层具有在200纳米(nm)至50微米(μm)之间的厚度。在一些实施例中，单晶硅层具有在500纳米至10微米之间的厚度。在一些实施例中，单晶硅层具有在500纳米至5微米之间的厚度。在一些实施例中，单晶硅层具有小于约1微米的厚度。单晶硅层可以利用N型和/或P型掺质部分或完全掺杂。外围器件的MOSFET可用作半导体装置的各种功能组件，诸如页面缓冲器、感测放大器、列解码器和行解码器。

在一些实施例中，一个或多个互连层包括外围互连层，所述外围互连层包括多个导体层和接触层。互连层可以包括多个金属层，其中一个或多个金属层包括钨(W)、铜(Cu)、铝(Al)或任何其它适合的材料。接触层也可以包括钨、铜、铝或任何其它适合的材料。外围互连层可在不同外围晶体管之间和在外围器件与阵列器件之间传送电信号。

在一些实施例中，一个或多个互连层还包括阵列互连层，所述阵列互连层包括多个导体层和接触层。导体层可以包括多个金属层，其中一个或多个金属层可以包括钨、铜、铝或任何其它适合的材料。接触层也可以包括钨、铜、铝或任何其它适合的材料。阵列互连层可以在阵列器件的不同区域之间以及在外围器件与阵列器件之间传送电信号。