[发明专利]双面电容器及其制作方法

说明书

本申请实施例涉及双面电容器及其制造方法。该双面电容器包括：在SOI衬底的两个表面刻蚀深度未到达中间绝缘层的沟槽(105,106)以及深度超过中间绝缘层的沟槽结构(107,108)；在沟槽(105,106)以及沟槽(107,108)表面依次沉积绝缘电介质薄膜和导电材料，其中，需要去除沟槽(107,108)底部绝缘材料，在沟槽(107,108)中填充导电材料成为导电通道。SOI衬底的上层导电通道与上层绝缘且与下层导通；下层导电通道与下层绝缘且与上层导通。因此，本申请实施例的双面电容器不仅避免了刻蚀贯穿衬底的沟槽，使得整个结构机械强度更好，而且利用了SOI晶圆本身的衬底电容，从而电容更大。

技术领域

本申请涉及电容器领域，尤其涉及双面电容器及其制作方法。

背景技术

近年来，随着各类电子设备中的IC模块集成度越来越高，且不断向多功能、高频率、低功耗、小型化发展，电路中的电磁环境变得越来越复杂。保证电路正常运转需要被动元件（电容、电感等）来滤除电磁噪声，稳定工作电压。在此背景下，市场上对于小尺寸、高容量、高精度、高可靠性的电容器产生了巨大的需求。

多层陶瓷电容（Multi-layer Ceramic Capacitor，MLCC）是当前市场上主流的贴片式电容产品。然而，由于其技术特点，制造超微型、超薄型MLCC的成本极为高昂，且制造技术仅掌握在少数公司手中。

自上世纪90年代以来，基于半导体晶圆加工技术的3D硅基电容器引起了人们广泛地研究兴趣。制造此类电容器需要先在高电阻率硅衬底上刻蚀出3D结构来增大表面积。接着，在3D结构表面依次制作电容的下电极、电介质层和上电极。

提高3D硅基电容器的电容密度有如下几个方向：一是改善刻蚀工艺，通过制作更高深宽比的3D结构来进一步增大表面积。然而在更高深宽比的结构中沉积导电材料和电介质材料的工艺难度也相应加大。二是减薄电介质厚度或使用高k电介质材料。前者不利于控制器件的漏电流，后者仍处于研究阶段，相关工艺尚未成熟。三是利用现有成熟的材料和工艺体系，在一个深孔或沟槽中，通过电介质和导电材料多层堆叠的方式制作2个或多个电容。最后通过电极互联将纵向的多个电容并联，以此达到成倍加大电容密度的目的。然而，制造多层电容器的步骤繁多，工艺流程复杂，成本高昂。

发明内容

本申请提供了一种双面电容器及其制作方法，避免刻蚀贯穿衬底的沟槽，使得整个结构机械强度更好，而且利用了SOI（Silicon-On-Insulator）衬底本身的衬底电容，增大电容。

第一方面，提供了一种双面电容器，包括：第一半导体层(101)、中间绝缘层(120)、第二半导体层(102)、第一绝缘层(109)、第二绝缘层(110)、第一电极层(113)以及第二电极层(114)。

具体地，所述中间绝缘层(120)设置在所述第一半导体层(101)和所述第二半导体层(102)之间；所述第一半导体层(101)中设置有第一沟槽(105)和第二沟槽(107)，所述第一沟槽(105)和所述第二沟槽(107)自所述第一半导体层(101)的上表面向下，所述第一沟槽(105)的深度小于所述第一半导体层(101)的厚度，所述第二沟槽(107)贯穿所述第一半导体层(101)和所述中间绝缘层(120)。

所述第二半导体层(102)中设置有第三沟槽(106)和第四沟槽(108)，所述第三沟槽(106)和所述第四沟槽(108)自所述第二半导体层(102)的下表面向上，所述第三沟槽(106)的深度小于所述第二半导体层(102)的厚度，所述第四沟槽(108)贯穿所述第二半导体层(102)和所述中间绝缘层(120)，所述第一沟槽(105)、所述第二沟槽(107)、所述第三沟槽(106)、以及所述第四沟槽(108)中任意两个沟槽之间不连通。