[实用新型]大数据运算加速系统

说明书

本实用新型实施例提供一种大数据运算加速系统，包括两个以上运算芯片和两个以上存储单元，其中，所述运算芯片包括至少一个第一数据接口和两个以上第二数据接口；所述存储单元包括两个以上第三数据接口；所述运算芯片的第二数据接口与所述存储单元的第三数据接口连接，用于传输数据或者控制指令；所述运算芯片的至少一个第一数据接口相连接，用于传输控制指令。加快了数据的处理速度。

技术领域

本实用新型实施例涉及集成电路领域，特别是涉及一种大数据运算加速系统。

背景技术

专用集成电路(Application Specific Integrated Circuits，ASIC)是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。

随着科技的发展，越来越多的领域，比如人工智能、安全运算等都涉及大运算量的特定计算。针对特定运算，ASIC芯片可以发挥其运算快，功耗小等特定。同时，对于这些大运算量领域，为了提高数据的处理速度和处理能力，通常需要控制N个运算芯片同时进行工作。随着数据精度的不断提升，人工智能、安全运算等领域需要对越来越大的数据进行运算，为了存储数据一般需要给ASIC芯片配置多个存储单元，例如一块ASIC芯片要配置4块2G内存；这样N个运算芯片同时工作时，就需要4N块2NG内存。但是，在多运算芯片同时工作时，数据存储量不会超过2个G，这样就造成了存储单元的浪费，提高了系统成本。

实用新型内容

本实用新型实施例提供一种大数据运算加速系统，将2个以上ASIC运算芯片通过总线分别和2个以上存储单元相连，所述运算芯片通过所述存储单元进行数据交换，这样不仅减少了存储单元的数量，也减少了ASIC运算芯片之间的连接线，简化了系统构造，并且每个ASIC运算芯片分别与多个存储单元连接，不会造成使用总线方式而发生冲突，也不用为每个ASIC运算芯片设置Cache。

为达到上述目的，根据本实施例的第一方面提供一种大数据运算加速系统，包括2个以上运算芯片和2个以上存储单元；所述运算芯片包括至少一个第一数据接口(130)和2个以上第二数据接口(150、151、152、153)，所述存储单元包括2个以上第二数据接口(250、251、252、253)；所述运算芯片的每个第二数据接口(150、151、152、153)通过总线与所述存储单元的每个第二数据接口(250、251、252、253)一一对应连接，用于传输数据或者控制指令；所述2个以上运算芯片的每个至少一个第一数据接口(130)通过总线相连接，用于传输控制指令。

本实用新型实施例通过将大数据运算加速系统中多个运算芯片分别和每个内存单元相连，达到了节省内存单元数量的技术效果，降低了系统成本也减少了ASIC运算芯片之间的连接线，简化了系统构造，并且每个ASIC运算芯片分别与多个存储单元连接，不会造成使用总线方式而发生冲突，也不用为每个ASIC运算芯片设置Cache。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是示例性的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型第一实施例提供的大数据运算加速系统的结构示意图；

图2a为本实用新型第一实施例提供的运算芯片的结构示意图；

图2b为本实用新型第一实施例提供的运算芯片的信号流程示意图；

图3a为本实用新型第二实施例提供的运算芯片的结构示意图；

图3b为本实用新型第二实施例提供的运算芯片的信号流程示意图；