[实用新型]一种面向锁相环的NBTI老化延迟监测系统

说明书

本实用新型涉及一种面向锁相环的NBTI老化延迟监测系统，其包括PLL反馈控制回路、分频比寄存器、低功耗NBTI老化延迟监测器和分频比产生电路；PLL反馈控制回路包括晶振、鉴相器、滤波器、压控振荡器和分频电路；低功耗NBTI老化延迟监测器的信号输入端接入睡眠控制信号，低功耗NBTI老化延迟监测器的信号输出端连接分频比产生电路的信号输入端；分频比产生电路的信号输出端连接分频比寄存器的信号输入端；分频比寄存器的信号输出端连接分频电路的另一个信号输入端。本实用新型能监测PMOS NBTI老化程度，调整锁相环的分频比，从而产生出频率与电路老化程度相适应的时钟信号提供给外部同步时序逻辑电路，避免时序错误。

技术领域

本实用新型涉及一种提高集成电路可靠性的技术，尤其是涉及一种面向锁相环的NBTI老化延迟监测系统。

背景技术

NBTI是互补型金属氧化物硅(Complementary Metal Oxide Silicon,简称CMOS)集成电路老化的主要机制之一。当P型金属氧化物硅(P-type Metal Oxide Silicon，简称PMOS)的栅极电压低于源极电压时，PMOS的栅极处于负偏置状态，由于电化学的作用，栅氧层和硅层之间的界面态出现变化，导致PMOS的阈值电压Vth上升。尽管在负偏置状态被取消后，Vth有一定程度恢复，但是无法回到最初状态，PMOS因此出现老化，开启速度变慢。NBTI效应主要出现在PMOS中，而在N型金属氧化物硅(N-type Metal Oxide Silicon，简称NMOS)中不明显。

由于NBTI老化效应，组合逻辑电路的传输延迟随时间增加而增加。在同步时序逻辑电路中，时钟信号的周期由传输延迟最长的组合逻辑电路决定。为了追求最高性能，设计人员总是设置尽可能短的时钟周期。如果NBTI老化效应导致的传输延迟增加，最初设置的时钟周期可能在芯片生命周期结束前，不再满足时序约束条件，导致时序错误。

发明内容

为了解决以上背景技术中的问题，本实用新型采用一个面向锁相环的NBTI老化延迟监测系统，其结构设计简单、合理，能监测PMOS NBTI老化程度，调整PLL的分频比，从而产生出频率与电路老化程度相适应的时钟信号提供给外部同步时序逻辑电路，避免时序错误。

本实用新型的技术方案具体如下：

上述的面向锁相环的NBTI老化延迟监测系统，包括PLL反馈控制回路、分频比寄存器、低功耗NBTI老化延迟监测器和分频比产生电路；

所述PLL反馈控制回路包括晶振、鉴相器、滤波器、压控振荡器和分频电路；所述晶振的信号输出端经过分频后连接所述鉴相器其中一个信号输入端；所述鉴相器的另一个信号输入端连接所述分频电路的信号输出端；所述鉴相器的信号输出端连接所述滤波器的信号输入端；所述滤波器的信号输出端连接所述压控振荡器的信号输入端；所述压控振荡器的信号输出端连接所述分频电路的其中一个信号输入端且与外部同步时序逻辑电路相连；

所述低功耗NBTI老化延迟监测器的信号输入端接入睡眠控制信号，所述低功耗NBTI老化延迟监测器的信号输出端连接所述分频比产生电路的信号输入端；所述分频比产生电路的信号输出端连接所述分频比寄存器的信号输入端；所述分频比寄存器的信号输出端连接所述分频电路的另一个信号输入端。

所述面向锁相环的NBTI老化延迟监测系统，其中：所述低功耗NBTI老化延迟监测器的核心单元是一个带睡眠控制信号的反相器；所述反相器包括一个PMOS管、一个NMOS管以及一个与门；所述PMOS管的栅极连接所述与门的输出端，源极连接电源，漏极与所述NMOS管的漏极相连后作为输出信号端；所述NMOS管的栅极连接所述与门的输出端，源极连接虚拟地；