[实用新型]半导体存储器电容孔的制备叠层结构

权利要求书

1.一种半导体存储器电容孔的制备叠层结构，其特征在于，包括：

半导体基底；

电容支撑牺牲结构层，所述电容支撑牺牲结构层包括刻蚀阻挡层以及位于所述刻蚀阻挡层上的至少一层介质牺牲层及至少一层支撑层，且所述刻蚀阻挡层位于所述半导体基底的表面；

硬掩膜消耗层，位于所述电容支撑牺牲结构层表面；

双图案整合层，位于所述硬掩膜消耗层表面；以及

图形转移层，位于所述双图案整合层上，包括若干个沿第一方向平行间隔排布的第一间距倍增单元以及若干个沿第二方向平行间隔排布且与所述第一间距倍增单元相连的第二间距倍增单元，所述第二方向与所述第一方向之间具有一相交角度，且相邻所述第一间距倍增单元之间产生一第一间距，相邻所述第二间距倍增单元之间产生一第二间距，所述第一间距和所述第二间距皆由个别间隔牺牲层的厚度定义。

2.根据权利要求1所述的半导体存储器电容孔的制备叠层结构，其特征在于，还包括一第一图形掩膜复制层，用于形成所述第一间距倍增单元，其中，所述第一图形掩膜复制层包括若干个平行间隔排布的第一图案单元以及若干个位于相邻所述第一图案单元之间的第二图案单元，所述第二图案单元包括第一底部沉积层及位于所述第一底部沉积层上的第一顶部沉积层，且相邻所述第一图案单元与所述第二图案单元之间的间距与所述第一底部沉积层的厚度概呈相同。

3.根据权利要求1所述的半导体存储器电容孔的制备叠层结构，其特征在于，还包括一第二图形掩膜复制层，用于形成所述第二间距倍增单元，其中，所述第二图形掩膜复制层包括若干个平行间隔排布的第三图案单元以及若干个位于相邻所述第三图案单元之间的第四图案单元，所述第四图案单元包括第二底部沉积层及位于所述第二底部沉积层上的第二顶部沉积层，且相邻所述第三图案单元与所述第四图案单元之间的间距与所述第二底部沉积层的厚度概呈相同。

4.根据权利要求1所述的半导体存储器电容孔的制备叠层结构，其特征在于，所述介质牺牲层包括第一介质牺牲层、第二介质牺牲层及第三介质牺牲层，所述支撑层包括第一支撑层及第二支撑层，其中，所述第一介质牺牲层、所述第二介质牺牲层、所述第一支撑层、所述第三介质牺牲层及所述第二支撑层自下而上依次叠置。

5.根据权利要求1所述的半导体存储器电容孔的制备叠层结构，其特征在于，所述相交角度包括60°；所述第一间距倍增单元呈等间距平行间隔排布，所述第二间距倍增单元呈等间距平行间隔排布；所述第一间距倍增单元的宽度与所述第二间距倍增单元的宽度相等；所述第一间距与所述第二间距的宽度相等。

6.根据权利要求1～5中任意一项所述的半导体存储器电容孔的制备叠层结构，其特征在于，所述双图案整合层自下而上依次包括第一垫层、第二垫层、第三垫层以及第四垫层。

7.根据权利要求6所述的半导体存储器电容孔的制备叠层结构，其特征在于，所述第一垫层选自于氧化硅层及正硅酸乙酯(TEOS)层中的任意一种，所述第二垫层选自于非晶硅层、氮氧化硅层及氮化硅层中的任意一种，所述第三垫层选自于氧化硅层及正硅酸乙酯(TEOS)层中的任意一种，所述第四垫层选自于非晶硅层、氮氧化硅层及氮化硅层中的任意一种。

8.根据权利要求6所述的半导体存储器电容孔的制备叠层结构，其特征在于，还包括一图形转移硬掩膜层，用于转移图形形成所述第一间距倍增单元及所述第二间距倍增单元中的至少一种，其中，所述图形转移硬掩膜层包括可灰化硬掩膜层(AHM)及类金刚石薄膜层(DLC)中的至少一种。

9.根据权利要求1所述的半导体存储器电容孔的制备叠层结构，其特征在于，所述电容支撑牺牲结构层具有若干个均匀间隔排布的半导体存储器电容孔。