[实用新型]多接口CPU模块

权利要求书

1.一种多接口CPU模块，其特征在于，包括：SOC部分、存储部分、PCIE部分、ISA部分及连接器；

所述SOC部分，包括至少两路PCIE接口、两组USB接口、一组LPC接口、一组SATA接口、两组UART接口、一组SPI接口、一组VGA接口、一组存储控制接口及一组内存控制接口；

所述存储部分，由内存芯片及存储芯片组成，所述内存芯片通过所述内存控制接口与所述SOC部分连接，所述存储芯片通过一组所述SATA接口与所述SOC部分连接；

所述PCIE部分，包括两个以太网桥片，两路PCIE接口分别通过一个以太网桥片连接至以太网接口，所述以太网接口连接至连接器；

所述ISA部分，包括ISA桥片、FPGA及CAN控制器；所述ISA桥片通过所述LPC接口连接至所述SOC部分，SIA桥片从所述SOC部分得到的ISA信号，通过一ISA总线同时传输至所述连接器及所述FPGA的I/O引脚，FPGA一部分I/O引出到所述连接器作为辅助的输出片选信号或输入中断信号；所述FPGA连接至所述CAN控制器，所述CAN控制器通过CAN总线连接至所述连接器；

所述连接器通过两组USB接口、两组UART接口、一组SPI接口及一组VGA接口连接至所述SOC部分。

2.根据权利要求1所述的多接口CPU模块，其特征在于，所述SOC部分通过所述SPI接口连接至一BIOS；

所述SOC部分还包括：第三路PCIE接口，所述SOC部分通过所述的第三路PCIE接口连接至所述连接器。

3.根据权利要求1所述的多接口CPU模块，其特征在于，局部的所述ISA总线与所述FPGA之间传输的信号包括：地址线SA[19:0]、地址线LA[23:17]、数据线DA[7:0]、IOR#信号、IOW#信号、MEMR#信号、MEMW#信号、IOCS16#、MEMCS16#及中断请求信号IRQ[15:3]。

4.根据权利要求1所述的多接口CPU模块，其特征在于，FPGA与连接器之间传输的信号包括片选输出CS#[5:0],输入信号INPUT[5:0]，输出信号OUTPUT[5:0]，输出使能DEN#，输出复位RST#信号。

5.根据权利要求4所述的多接口CPU模块，其特征在于，所述FPGA包括：

地址译码模块，根据ISA设备的规划要求对不同的地址段输出不同的片选信号和使能所述片选信号到所述连接器；

辅助诊断模块，连接所述地址译码模块，用于提供所述FPGA分配到连接器方向的部分引脚。

6.根据权利要求5所述的多接口CPU模块，其特征在于，所述FPGA根据所述ISA信号的控制通过所述CAN控制器产生一路CAN总线接口连接所述连接器。

7.根据权利要求5所述的多接口CPU模块，其特征在于，所述FPGA还包括CAN驱动器，所述CAN驱动器的片选地址由所述地址译码模块产生。

8.根据权利要求7所述的多接口CPU模块，其特征在于，所述ISA发送的地址和数据由所述FPGA调整顺序发送到所述连接器。

9.根据权利要求7所述的多接口CPU模块，其特征在于，所述FPGA将局部的所述ISA总线传输过来的地址信号发送给所述CAN控制器，同时产生一个ALE下降沿使所述CAN控制器锁存地址信号，然后将待发送的指令根据读写信号和片选信号及CAN控制器时序输出。

10.根据权利要求1所述的多接口CPU模块，其特征在于，所述连接器为COME连接器。