[发明专利]一种多相时钟串行器及信号转换系统

说明书

本申请涉及一种多相时钟串行器及信号转换系统，所述多相时钟串行器，应用在具有单一频率的信号转换系统中，包括多路并行数据预处理电路、等宽连续脉冲信号产生电路和多路复用电路；通过多路并行数据预处理电路对多路并行数据进行预处理，得到多个预处理串行数据，同时为后续的串行提供充足的建立时间；而所述等宽连续脉冲信号产生电路能够产生多个等宽脉冲信号，使得多路复用电路能够根据多个等宽时钟脉冲将多路预处理串行数据进行最终的串行处理，从而得到串行数据流。等宽脉冲信号的产生无需使用分频器，从而简化了多相时钟串行器的结构。

技术领域

本发明涉及信号转换技术领域，尤其涉及一种多相时钟串行器及信号转换系统。

背景技术

串行器(serializers)是高速数据通信系统中重要的接口电路，用于将多路并行数据转化为高速串行数据流。目前有三种结构的串行器：移位寄存器结构(shift-registertype)、树型(tree type)结构和多相时钟结构(multi-phase type)。

多相时钟结构的串行器设计简单、功耗低，被广泛应用于中低速接口电路。该结构需要时钟分频器(frequency divider)产生相位相差均匀的多相位时钟，且多相位时钟的相位差要控制在一个数据位宽内。

随着串行规模的增加，该结构需要更多的分频多相位时钟信号，且这些多相位时钟的相位差要控制在一个数据位宽范围内，增加了分频器设计难度和规模，甚至需要引入锁相环等复杂的时钟控制电路。另外还需要引入若干个延时缓冲器来保证时钟和数据的相位裕度，这就造成多相时钟串行器的结构较为复杂。

发明内容

有鉴于此，本发明提供一种多相时钟串行器，以解决现有技术中的多相时钟串行器在串行规模增加的情况下，涉及到的时钟控制电路较为复杂的问题。

为实现上述目的，本发明提供如下技术方案：

一种多相时钟串行器，应用在具有单一频率的信号转换系统中，所述多相时钟串行器包括：

多路并行数据预处理电路、等宽连续脉冲信号产生电路和多路复用电路；

所述多路并行数据预处理电路接收多路并行数据的输入和初始时钟信号；

所述等宽连续脉冲信号产生电路接收所述初始时钟信号，并对所述初始时钟信号进行延迟，得到多个延迟时钟信号，相邻两个所述延迟时钟信号的延迟时间相同；对相邻的两个所述延迟时钟信号进行逻辑运算产生多个高电平宽度相同，且在时间轴上连续的多个等宽时钟脉冲；

所述多路并行数据预处理电路根据所述初始时钟信号和多个延迟时钟信号对所述多路并行数据进行至少一级串行处理，得到多路预处理串行数据；

所述多路复用电路根据所述多个等宽时钟脉冲将所述多路预处理串行数据进行串行处理，得到串行数据流。

优选地，所述多路并行数据预处理电路包括：

采样电路和多个2:1多路复用电路；

所述采样电路在所述初始时钟信号下降沿触发时采样所述多路并行数据中的部分路数据，得到多路采样输出数据；

每个所述2:1多路复用电路接收所述多路并行数据中剩余部分中的一路数据；并在一个所述延迟时钟信号的作用下，输出一路所述预处理串行数据。

优选地，所述采样电路包括多个D触发器；

每个所述D触发器的一个输入端接收所述初始时钟信号；另一个输入端接收所述多路并行数据中部分数据中的一路数据；

所述D触发器用于在所述初始时钟信号下降沿时，对另一个输入端接收的一路数据进行采样，得到采样输出数据。

优选地，所述等宽连续脉冲信号产生电路包括：