[发明专利]异质外延输出器件阵列

说明书

硅衬底氮化镓输出晶体管阵列含有多个小尺寸单体输出晶体管。硅衬底表面具有多重网状图形并在其上通过异质外延生长多块小尺寸单体氮化镓薄膜。每个小尺寸单体输出晶体管形成一块小尺寸单体氮化镓薄膜中。通过在生产或使用过程中禁用缺陷晶体管，可提高输出晶体管阵列的整体良品率/可靠性。

技术领域

本发明涉及集成电路领域，更确切地说，涉及功率晶体管，尤其涉及异质外延生长的功率晶体管。

背景技术

氮化镓（GaN）晶体管作为功率晶体管在电力电子（power electronics）、射频电子（RF electronics）等领域有广泛应用。当用做功率输出时，氮化镓输出晶体管需要支持大电压和/或大电流。相应地，这些氮化镓输出晶体管为大尺寸晶体管。

为了支持大电流，氮化镓输出晶体管的沟道宽度W很大，一般从数百微米宽到数厘米，甚至更宽。图1A是一大电流输出晶体管10的俯视图。该晶体管10含有栅极12、源极14、漏极16，它们形成在通过异质外延生长的氮化镓薄膜18中。

由于氮化镓衬底价格昂贵，工业界一直希望在硅衬底上通过异质外延生长氮化镓薄膜来降低氮化镓晶体管的生产成本。图1B是一种通过异质外延生长的氮化镓晶体管10之截面图。在工艺流程中，首先在硅衬底0S上通过异质外延生长形成氮化镓薄膜（也称为基板）18，然后在氮化镓薄膜18上形成阻挡层15，之后形成栅极12、源极14和漏极16。该技术被称为硅衬底氮化镓（GaN-on-Si）。

为了支持大电压，氮化镓输出晶体管的沟道长度L较长。图9A-图9B分别是一大电压输出晶体管10的俯视图和截面图。类似地，大电压晶体管10含有栅极12、源极14、漏极16，它们形成在通过异质外延生长的氮化镓薄膜18中。

硅衬底氮化镓的缺陷密度很大，这主要是因为氮化镓与硅的晶格常数和热膨胀系数严重失配：氮化镓的晶格常数为3.189，硅为5.43，两者失配度为-16.9%；氮化镓的热膨胀系数为5.59x10^-6/K，硅为3.59 x10^-6/K，两者失配度为36%。在硅衬底上生长氮化镓薄膜时需要在高温环境（~1000^oC）下。当晶圆冷却时，由于热膨胀系数失配，会产生严重的拉伸应力，从而造成氮化镓薄膜出现裂痕（如缺陷13）。该裂痕问题随氮化镓薄膜的面积增大、或厚度增大，而变得更加严重。

以往技术采用大尺寸单体晶体管作为功率输出。大尺寸单体晶体管形成在一块大尺寸单体半导体薄膜（如氮化镓薄膜）中。在本说明书中，单体半导体薄膜指一块连续、均质的半导体薄膜。对硅基晶体管来说，由于硅衬底的缺陷密度很低，大尺寸单体硅晶体管仍可保证较高的良品率。但是，对于硅衬底氮化镓晶体管来说，由于硅衬底氮化镓薄膜的缺陷密度大，一块大尺寸单体氮化镓薄膜18中出现缺陷13的机会相当大。由于一个缺陷13就会导致整个晶体管失效，大尺寸单体氮化镓晶体管10的良品率很低。

图形化衬底（patterned substrate）可降低氮化镓薄膜的缺陷密度。图2A-图2B分别是一图形化衬底的俯视图和截面图。在制造过程中，首先在硅衬底0S上形成一网状图形40（图2A）。在图2B中，网状图形40为沟槽11，它将衬底0S分隔为多个器件区域50。在每个器件区域50中生长一块单体氮化镓薄膜18。由于沟槽11的存在，沟槽11边缘的氮化镓薄膜0E中会形成潜在缺陷，它们在硅衬底0S冷却过程中一旦受到拉伸应力则将容易产生裂痕。这些裂痕将有助于释放氮化镓薄膜0E中的拉伸应力，从而避免在器件区域50中随机形成裂痕，以降低缺陷密度。在实际应用中，网状图形40的每边通过一个物理上的分隔结构11来实现。分隔结构11占有的区域被称为分隔区域40。分隔结构11含有凹陷（concave）结构、凸起（convex）结构等。