[发明专利]一种基于CMOS制备工艺的氧化物非易失性存储器及其制备方法

说明书

本发明公开了一种基于CMOS制备工艺的氧化物非易失性存储器及其制备方法，克服了现有存储器阵列与CMOS后端工艺集成的问题，通过合理设计和优化工艺流程使得材料和工艺在兼容现有CMOS后端工艺基础上，同时实现高性能、高可靠存储和电子突触特性的存储器阵列芯片。本发明有助于研究阻变存储器的阻变机理、可靠性、耐久性等等大规模制备相关的能力，对于新一代存储器以及人工神经形态器件和芯片的研究有着重要意义。

技术领域

本发明属于半导体(semiconductor)、人工智能(artificial intelligence)和CMOS混合集成电路技术领域，具体涉及一种兼容现有CMOS工艺并与CMOS集成的非易失性存储器及其制备方法。

背景技术

随着现代社会逐步迈入信息化、智能化的时代，信息处理能力和数据存储能力正在以各种各样的形式推动着现代社会的进步，未来的智能终端和计算平台将不仅强调传统的计算和大数据，更是在有限的功耗和嵌入式的平台中实现海量传感数据和信息的智能化处理，在复杂的数据处理中学习并进化，实现更加快速高效的信息处理、分类和存储。因此计算能力和存储能力是衡量未来信息化终端和平台的重要参数。

在信息存储方面，随着半导体工艺节点的持续推进，特征尺寸不断缩小，传统半导体存储器的尺寸缩小能力已经接近物理极限，集成密度进一步提高面临巨大挑战。此外，在现有的存储架构下，存储器系统由于在处理器和各级存储器间存在运行速度差异，导致数据交换存在“存储墙”的问题，使得存储系统的运行效率受到限制，从而降低了信息传输和存储的性能。与此同时，人工智能和大数据时代来临使得对高性能存储器的需求更加迫切。在人工智能硬件方面，随着人工智能技术的飞速发展，对低功耗、高速度和高并行度的计算资源的需求不断提高，占当前市场主要份额的图形处理器(GPU)由于成本和功耗方面的限制，已经不能完全满足适用于神经网络加速算法的芯片发展的要求。综上基于忆阻效应(阻变效应)的新器件凭借优良的非易失性存储特性和与生物突触特性类似的电学的缓变特征和记忆特性得以实现高性能的存储芯片和智能神经形态芯片，受到了广泛的关注。

以存储为例，新兴阻变存储器在信息存储方面凭借在高集成度、低功耗和读写速度等方面的优势成为了新一代存储器中的有力竞争者。其在不同外加电压激励下实现高阻态(“0”状态)和低阻态(“1”状态)之间可逆的状态转换，在撤除电压激励后可以保持高阻态和低阻态，从而实现数据的非易失性存储。以仿生电子突触为例，阻变存储器电学的缓变特征和记忆特性以及结构特性可以模拟生物神经元相互连接的突触权值存储和连续变化，使其有着在神经形态芯片中应用的巨大潜力。但由于材料的多样性和工艺的兼容性要求，以及阵列性能的要求等诸多复杂变量的存在，使得采用现有成熟的CMOS后端工艺实现大规模阻变存储器阵列的集成仍面临巨大的挑战。

发明内容

为克服现有存储器阵列与CMOS后端工艺集成的问题，本发明提出了一种采用传统CMOS后端工艺实现的大规模非易失性存储器及其阵列集成的制备方法，通过合理设计和优化工艺流程使得材料和工艺在兼容现有CMOS后端工艺基础上，同时实现高性能、高可靠存储和电子突触特性的存储器阵列芯片。

本发明采用的技术方案如下：

一种基于CMOS后端工艺制备的非易失性存储器或其阵列，包括位于传统CMOS电路层上方的上、中、下三个介质层，其中，中间介质层和下方介质层之间由金属阻挡层隔开；在下方介质层中有两类沟道，沟道内填满金属层，在金属层与沟道壁之间设有黏附层；中间介质层中有两类沟道，分别正对于下方介质层中的两类沟道，沟道内填满金属层，在金属层与沟道壁之间设有黏附层；中间介质层中的两类沟道的底部黏附层与下方介质层中沟道的金属层直接相连；上方介质层中有两类沟道，分别正对于中间介质层中的两类沟道，沟道均填满金属层，在金属层与沟道壁之间设有黏附层；上方介质层中的一类沟道的底部黏附层与位于其正下方的中间介质层沟道之间设有功能层；上方介质层中的另一类沟道的金属层与位于其正下方的中间介质层沟道的金属层直接相连。