[发明专利]半导体存储器

说明书

实施方式提供一种能够使读出动作高速化的半导体存储器。实施方式的半导体存储器包含第1及第2存储单元、连接于第1及第2存储单元的字线、分别连接于第1及第2存储单元的第1及第2位线、分别连接于第1及第2位线的第1及第2感测放大器、以及控制器。第1及第2感测放大器分别包含第1至第3晶体管。第3晶体管的一端电连接于第1及第2晶体管，另一端连接于位线。在读出动作中控制器对字线施加读出电压ER。在第1时刻t5，控制器对第1及第2晶体管分别施加第1电压Vblk及第2电压Vblc，第1感测放大器经由第1及第3晶体管对第1位线施加电压，第2感测放大器经由第2及第3晶体管对第2位线施加电压。

[相关申请案]

本申请案享有以日本专利申请案2018-151665号(申请日：2018年8月10日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

实施方式涉及一种半导体存储器。

背景技术

已知有能够将数据非易失地存储的NAND(Not And，与非)型闪速存储器。

发明内容

实施方式提供一种能够使读出动作高速化的半导体存储器。

实施方式的半导体存储器包含第1及第2存储单元、字线、第1及第2位线、第1及第2感测放大器、以及控制器。第1及第2存储单元分别基于阈值电压存储多比特的数据。字线连接于第1及第2存储单元的各自的栅极。第1及第2位线分别连接于第1及第2存储单元。第1及第2感测放大器分别连接于第1及第2位线。第1及第2感测放大器分别包含第1晶体管、第2晶体管、及第3晶体管。第3晶体管的一端分别电连接于第1晶体管与第2晶体管，另一端连接于对应的位线。在第1及第2存储单元的读出动作中，控制器对字线施加第1读出电压。在控制器施加第1读出电压的第1期间所包含的第1时刻，控制器对第1晶体管施加高于接地电压的第1电压，对第2晶体管施加与第1电压不同的第2电压。在第1时刻，第1感测放大器经由第1晶体管与第3晶体管对第1位线施加电压，第2感测放大器经由第2晶体管与第3晶体管对第2位线施加电压。

附图说明

图1是表示第1实施方式的半导体存储器的构成例的框图。

图2是表示第1实施方式的半导体存储器所具备的存储单元阵列的电路构成的一例的电路图。

图3是表示第1实施方式的半导体存储器所具备的存储单元阵列的平面布局的一例的俯视图。

图4是表示第1实施方式的半导体存储器所具备的存储单元阵列的单元区域中的平面布局的一例的俯视图。

图5是表示第1实施方式的半导体存储器所具备的存储单元阵列的单元区域中的截面结构的一例的剖视图。

图6是表示第1实施方式的半导体存储器中的存储器柱的截面结构的一例的剖视图。

图7是表示第1实施方式的半导体存储器所具备的存储单元阵列的引出区域中的平面布局的一例的俯视图。

图8是表示第1实施方式的半导体存储器所具备的存储单元阵列的引出区域中的截面结构的一例的剖视图。

图9是表示第1实施方式的半导体存储器所具备的行解码器模块的电路构成的一例的电路图。

图10是表示第1实施方式的半导体存储器所具备的感测放大器模块的电路构成的一例的电路图。

图11是表示第1实施方式的半导体存储器所具备的感测放大器模块的更详细的电路构成的一例的电路图。

图12是表示第1实施方式的半导体存储器中的存储单元晶体管的阈值分布、数据的分配、及读出电压的一例的图。

图13是表示第1实施方式的半导体存储器的读出动作的一例的时序图。