[发明专利]一种带体接触的半导体器件结构和形成方法

说明书

本发明公开了一种带体接触的半导体器件结构和形成方法，使用常规半导体衬底，利用背面介质层和前沟槽隔离完全包围NMOS和PMOS器件，实现器件之间完全的介质隔离；通过背面N+注入和P+注入、沟槽接触孔和背面接触孔、背面金属层之间的电学连接，实现NMOS的P阱体区接地，PMOS的N阱体区接电源，减小了体接触的串联电阻，避免了常规绝缘体上器件的浮体效应；器件中产生的热量可通过背面接触孔和背面金属层快速导出，避免了自加热效应，防止了器件性能的劣化；通过版图设计，使前沟槽隔离中的沟槽接触孔和背面接触孔实现电学连接，无需使用额外的有源区来实现接地或接电源，从而节约了版图面积，增加了器件集成的密度。

技术领域

本发明涉及半导体加工技术领域，更具体地，涉及一种带体接触的半导体器件结构和形成方法。

背景技术

半个世纪以来，半导体产业一直按照摩尔定律按部就班地进行晶体管尺寸的缩小、晶体管密度的提高和性能的提升。然而，随着平面结构的体硅晶体管器件尺寸越来越接近物理极限，摩尔定律也越来越接近于它的终结；因此，一些被称为“非经典CMOS”的半导体器件新结构被提出。这些技术包括FinFET、碳纳米管和绝缘体上硅(silicon oninsulator，SOI)等。通过这些新结构可以将半导体器件的性能进一步提升。

其中，绝缘体上的半导体器件由于其工艺简单和性能优越引起了广泛关注。绝缘体上的半导体是一种将器件制作在绝缘层上而非传统硅衬底上，从而实现单个晶体管的全介质隔离的技术。相比传统的平面体硅工艺，绝缘体上的半导体器件技术具有高速、低功耗和集成度高的优势。

随着CMOS工艺进入深亚微米阶段，为了得到高性能和低功耗的器件，SOI，SiGeOIGeOI等技术越来越受到关注。与体硅器件相比较，独立的绝缘埋氧层把器件与衬底隔开，实现单个晶体管的全介质隔离，消除了衬底对器件的影响(即体效应)，从根本上消除体硅CMOS器件的闩锁(Latch-Up)，并在很大程度上抑制了体硅器件的寄生效应，充分发挥了硅集成技术的潜力，大大提高了电路的性能，工作性能接近于理想器件。无论是在器件的尺寸减小还是在射频亦或是在低压、低功耗等应用方面都表明它将是未来SOC的主要技术，利用绝缘体上半导体技术，可以实现逻辑电路、模拟电路、RF电路在很小的互扰情况下集成在一个芯片上，具有非常广阔的发展前景。成为研究和开发高速度、低功耗、高集成度及高可靠性大规模集成电路的重要技术。

但由于绝缘体上的半导体器件全隔离的器件结构，也同时引起了部分器件参数性能的劣化。

如图1所示，其为传统非全耗尽绝缘体上硅器件的截面图。通常SOI硅片通过SIMOX或SMART CUT技术进行加工，最终形成衬底硅片10、二氧化硅绝缘介质11和器件硅层12的三层结构；然后再在器件硅层12中进行CMOS(即NMOS和PMOS)器件的制造，最后进行接触孔13和后道金属互连15制作，形成电路结构。由于NMOS和PMOS管被沟槽隔离16和二氧化碳介质层12包围，因此实现了器件和器件之间的全隔离。但由于器件被全隔离，图1中的NMOS和PMOS的体区(包括NMOS的P阱体区体区和PMOS的N阱体区体区)14就无法和电源或地形成有效连接，形成所谓的浮体效应。虽然可以通过器件版图对浮体效应进行改善，但由于体区14电阻较大，当体接触区离开沟道区较远时浮体效应还是会表现出来，从而造成MOS管输出曲线的异常。并且，额外的体区引出占用了版图面积，造成器件尺寸的增加，降低了集成度。同时，体区14下方的二氧化硅12导热性较差，器件工作过程中产生的热量无法导出，造成了器件的自加热效应，使得器件的载流子迁移率下降，器件性能劣化。此外，SOI等硅片的制备工艺复杂，制造成本远高于常规的硅片。

因此，需要一种新型半导体器件，可以使用较低成本的半导体衬底进行制造，特殊的绝缘体上半导体衬底，同时可以实现有效的体区引出而且不占用版图面积，并且可避免绝缘体上半导体器件的浮体效应和自加热效应。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种带体接触的半导体器件结构和形成方法。