[发明专利]3D存储器件及其制造方法

权利要求书

1.一种3D存储器件，包括:

半导体衬底；

叠层结构，位于所述半导体衬底上方，用于形成存储阵列；

导电通道，贯穿所述叠层结构，所述导电通道的侧表面覆盖层间介质层使得所述导电通道与所述叠层结构绝缘；以及

多个隔离结构，分布于所述导电通道两侧，

其中，所述多个隔离结构至少分别包括第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽为贯穿所述叠层结构的深沟槽，所述第一沟槽的开口尺寸与所述第二沟槽的开口尺寸不同，所述第一沟槽和所述第二沟槽的开口尺寸均小于所述导电通道的开口尺寸，

所述层间介质层还填充所述第一沟槽和所述第二沟槽。

2.根据权利要求1所述的3D存储器件，其中，还包括：

位于所述半导体衬底中的电路结构；以及

位于所述半导体衬底中的接触部，所述电路结构通过所述接触部与所述导电通道相连，所述导电通道提供所述电路结构与外部电路和/或所述存储阵列之间的电连接。

3.根据权利要求2所述的3D存储器件，其中：所述电路结构包括CMOS电路。

4.根据权利要求1所述的3D存储器件，其中，还包括互连结构，所述叠层结构位于所述半导体衬底和所述互连结构之间，所述互连结构与所述导电通道电连接。

5.根据权利要求1所述的3D存储器件，其中，所述叠层结构包括交替堆叠的多个栅极电极层和多个绝缘层，并且所述多个栅极电极层图案化为台阶状，从而形成台阶结构，在所述台阶结构提供字线的电连接区。

6.根据权利要求5所述的3D存储器件，其中，还包括：

贯穿所述叠层结构的多个第一沟道，所述多个第一沟道位于所述叠层结构的中间区域；

贯穿至少部分所述叠层结构的多个第一虚拟沟道，所述多个第一虚拟沟道的位置与所述台阶结构对应。

7.根据权利要求5所述的3D存储器件，其中，每个所述栅极电极层被分割成多条栅线，所述导电通道位于所述多条栅线之间的缝隙中。

8.根据权利要求1所述的3D存储器件，其中，在每个所述隔离结构中，所述第一沟槽比所述第二沟槽靠近所述导电通道，所述第一沟槽的开口尺寸小于所述第二沟槽的开口尺寸。

9.根据权利要求1所述的3D存储器件，其中，所述第一沟槽与所述第二沟槽沿水平方向的截面积从台阶结构上表面延伸至台阶结构下表面的方向逐渐减小。

10.一种3D存储器件的制造方法，包括：

形成半导体衬底；

形成叠层结构，所述叠层结构位于所述半导体衬底上方；

形成导电通道，所述导电通道贯穿所述叠层结构，所述导电通道的侧表面覆盖层间介质层使得所述导电通道与所述叠层结构绝缘；以及

形成多个隔离结构，所述隔离结构分布于所述导电通道两侧，

其中，形成所述多个隔离结构包括：

形成至少分别包括第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽为贯穿所述叠层结构的深沟槽，所述第一沟槽的开口尺寸与所述第二沟槽的开口尺寸不同，所述第一沟槽和所述第二沟槽的开口尺寸均小于所述导电通道的开口尺寸，

在所述第一沟槽和所述第二沟槽中填充所述层间介质层。

11.根据权利要求10所述的方法，其中，所述导电通道和所述隔离结构同步蚀刻形成。

12.根据权利要求10所述的方法，其中，还包括：

在所述半导体衬底中形成电路结构；以及

在所述半导体衬底中形成接触部，所述电路结构通过所述接触部与所述导电通道相连，所述导电通道提供所述电路结构与外部电路和/或存储阵列之间的电连接。

13.根据权利要求12所述的方法，其中：所述电路结构包括CMOS电路。