[发明专利]半导体器件及其形成方法

说明书

本发明提供了一种半导体器件及其形成方法，首先形成沟槽隔离结构于所述衬底中，由于所述沟槽隔离结构具有相连接的第一隔离部及位于所述第一隔离部下方的第二隔离部，并且所述第二隔离部在垂直于高度方向上的横向宽度尺寸大于所述第一隔离部在垂直于高度方向上的横向宽度尺寸，以使所述第二隔离部相对于所述第一隔离部横向凸出，从而减小了泄漏区域的面积，从而增加了泄漏通路上的等效电阻，从而减小了漏电流，提高了半导体器件的存储性能，进一步，所述源区从所述衬底的顶面延伸至第一深度位置及第二深度位置之间，进一步减小了泄漏区域的面积，达到更好的减小漏电流的作用。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。

背景技术

目前，现有的集成电路存储器通常可以包括若干个晶体管，为了缩小集成 电路存储器的面积以达到最大的集成化，通常采用沟槽型的晶体管结构，而沟 槽型的晶体管结构在使用时，沟槽隔离结构与存储晶体管的栅极结构之间构成 泄漏区域，存储晶体管的源漏区之间的电子可能会迁移至所述泄漏区域内，从 而产生漏电流，导致集成电路存储器的存储性能下降，并且泄漏区域的面积越 大，泄漏通路上的等效电阻越小，从而产生的漏电流就会越大，集成电路存储 器的存储能力越差，如何减小漏电流成为亟待解决的问题。

发明内容

本发明的目的在于提供一种半导体器件及其形成方法，以提高现有的半导 体器件的存储性能。

为了达到上述目的，本发明提供了一种半导体器件，包括：

所述半导体器件包括衬底及形成于所述衬底中的沟槽隔离结构，所述沟槽 隔离结构界定出多个有源区于所述衬底中；

其中，所述沟槽隔离结构包括第一隔离部和第二隔离部，所述第一隔离部 从所述衬底的顶面往所述衬底的内部延伸至第一深度位置，所述第二隔离部从 所述第一隔离部的下方延伸至第二深度位置并与所述第一隔离部连接，并且所 述第二隔离部在垂直于高度方向上的横向宽度尺寸大于所述第一隔离部在垂直 于高度方向上的横向宽度尺寸，以使所述第二隔离部相对于所述第一隔离部以 朝向所述有源区的方向横向凸出；

所述有源区包括源区及漏区，且所述源区从所述衬底的顶面延伸至第一深 度位置及第二深度位置之间，以使所述源区更下沉于所述漏区。

可选的，所述源区与所述漏区之间的衬底中形成有栅极结构，所述栅极结 构从所述衬底的顶面往所述衬底的内部延伸至第三深度位置，所述第二隔离部 位于所述衬底的第一深度位置和第二深度位置之间，所述第三深度位置高于所 述第二深度位置并低于所述第一深度位置，以使所述第二隔离部和所述栅极结 构之间的间隔尺寸小于所述第一隔离部和所述栅极结构之间的间隔尺寸。

可选的，所述源区和所述漏区分别从所述衬底的顶面往所述衬底的内部延 伸第四深度位置及第五深度位置，所述第四深度位置低于所述第一深度位置并 高于所述第三深度位置，以使所述栅极结构更下沉于所述源区，所述第五深度 位置高于所述第一深度位置，以使所述源区更下沉于所述漏区。

可选的，所述沟槽隔离结构的所述第二隔离部呈弧形。

可选的，所述沟槽隔离结构包括填充于一隔离沟槽中的隔离材料层，所述 隔离材料层包括氧化硅、游离氧化硅或硅碳氧化物中的一种或多种。

可选的，所述半导体器件应用于集成电路存储器，所述有源区用于构成所 述集成电路存储器中的晶体管。

本发明还提供了一种半导体器件的形成方法，包括：

提供一衬底，所述衬底中形成有至少一个隔离沟槽，所述隔离沟槽包括第 一沟槽部和第二沟槽部，所述第一沟槽部从所述衬底的顶面向所述衬底的内部 延伸至第一深度位置，所述第二沟槽部从所述第一沟槽部的下方延伸至第二深 度位置并与所述第一沟槽部连通，并且所述第二沟槽部在垂直于高度方向上的 横向宽度尺寸大于所述第一沟槽部在垂直于高度方向上的横向宽度尺寸；以及，