[发明专利]3D-NAND闪存的形成方法

说明书

一种3D‑NAND闪存的形成方法，包括：提供半导体衬底；在半导体衬底上形成堆叠结构和贯穿所述堆叠结构的沟道结构，所述沟道结构包括沿垂直于半导体衬底表面方向延伸的沟道层、以及位于所述沟道结构顶部的漏掺杂区和附加掺杂区；所述附加掺杂区位于所述漏掺杂区的侧部，且所述漏掺杂区和附加掺杂区均覆盖于部分所述沟道层之上，所述附加掺杂区的导电类型与所述漏掺杂区的导电类型相反。所述方法提高了3D‑NAND闪存的性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种3D-NAND闪存的形成方法。

背景技术

快闪存储器(Flash Memory)又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因此成为非挥发性存储器的主流存储器。根据结构的不同，闪存分为非门闪存(NOR Flash Memory)和与非门闪存(NAND Flash Memory)。相比NOR Flash Memory，NAND Flash Memory能提供及高的单元密度，可以达到高存储密度，并且写入和擦除的速度也更快。

随着平面型闪存的发展，半导体的生产工艺取得了巨大的进步。但是目前平面型闪存的发展遇到了各种挑战：物理极限，如曝光技术极限、显影技术极限及存储电子密度极限等。在此背景下，为解决平面型闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维(3D)闪存应用而生，例如3D-NAND闪存。

然而，现有技术中，3D-NAND闪存的性能较差。

发明内容

本发明解决的问题是提供一种3D-NAND闪存的形成方法，以提高3D-NAND闪存的性能。

为解决上述问题，本发明提供一种3D-NAND闪存的形成方法，包括：提供半导体衬底；在半导体衬底上形成堆叠结构和贯穿所述堆叠结构的沟道结构，所述沟道结构包括沿垂直于半导体衬底表面方向延伸的沟道层、以及位于所述沟道结构顶部的漏掺杂区和附加掺杂区；所述附加掺杂区位于所述漏掺杂区的侧部，且所述漏掺杂区和附加掺杂区均覆盖于部分所述沟道层之上，所述附加掺杂区的导电类型与所述漏掺杂区的导电类型相反。

可选的，形成所述堆叠结构、沟道结构、漏掺杂区和附加掺杂区的步骤包括：在所述半导体衬底上形成复合介质层，所述复合介质层包括若干层交错层叠的牺牲层和绝缘层；在所述复合介质层中形成沟道孔；在所述沟道孔中形成所述沟道结构；形成所述沟道结构后，去除牺牲层，形成开口；在所述开口中形成导电层，所述堆叠结构包括绝缘层和导电层。

可选的，在所述沟道孔中形成所述沟道结构的步骤包括：在所述沟道孔中形成初始沟道结构，所述初始沟道结构包括沟道层、沟道介质层和半导体连接层，所述沟道层和所述沟道介质层均沿垂直于半导体衬底表面方向延伸，所述半导体连接层位于沟道介质层的顶部表面，所述沟道层位于所述沟道介质层和所述半导体连接层的外侧；采用第一离子注入工艺在部分所述半导体连接层中、以及半导体连接层侧部的部分所述沟道层中形成漏掺杂区；采用第二离子注入工艺在部分所述半导体连接层中、以及半导体连接层侧部的部分所述沟道层中形成附加掺杂区。

可选的，所述沟道层与半导体连接层的材料相同。

可选的，所述半导体衬底中具有阱离子，所述阱离子的导电类型与所述漏掺杂区的导电类型相同。

可选的，当所述3D-NAND闪存的类型为N型时，所述漏掺杂区的导电类型为N型，所述附加掺杂区的导电类型为P型。

可选的，当所述3D-NAND闪存的类型为P型时，所述漏掺杂区的导电类型为P型，所述附加掺杂区的导电类型为N型。

可选的，所述附加掺杂区投影在半导体衬底表面的面积与所述漏掺杂区投影在半导体衬底表面的面积之比值为4/5～6/5。

可选的，还包括：形成金属衬底；所述金属衬底位于所述半导体衬底的底部。