[发明专利]一种基于芯片设计缺陷的神经网络处理方法及装置

说明书

本发明实施例涉及一种基于芯片设计缺陷的神经网络处理方法及装置，所述方法包括：获取芯片的设计缺陷的类型；根据所述类型对神经网络进行调整，以使所述神经网络在所述芯片上正常运行；其中，所述芯片的设计缺陷的类型至少包括以下之一：输入/输出数据缓存处于非正常工作状态、运算单元设计出错、加速器不能适应神经网络的规模，通过对深度神经网络模型进行修改或调整，使得神经网络重新适应出现错误的硬件结构，完成运算目标。

技术领域

本发明实施例涉及神经网络技术领域，尤其涉及一种基于芯片设计缺陷的神经网络处理方法及装置。

背景技术

随着深度神经网络(Deep Neural Network，DNN)在人工智能领域的快速发展，越来越多的应用需要更加大量的计算和更加应用专用的计算模式。因此神经网络的运算逐渐从通用平台(CPU，GPU)向专用平台(FPGA，DSP，专用处理器和加速器)延申，这也催生了大量处理神经网络的专用电路和专用处理器的研发设计和制造，成为了DNN发展的一个新兴领域。神经网络处理器结构上一般包含多组运算单元，这些运算单元或者组成脉动阵列，或者组成多级流水进行并行运算，并形成一个灵活的数据通路，一个新的专用架构可以带来50到1000倍运算效率的提升。然而由于设计缺乏经验，开发周期短，开发链条长，神经网络快速演进等原因，支持神经网络的集成电路研发设计难免出现漏洞、差错和预估不足，使得流片生产后的芯片达不到预期的效果甚至神经网络内核失效，造成很大的时间和经济损失，结果是灾难性的。

处理器设计缺陷一般情况下为某一个或者某一组电路造成，神经网络/深度学习算法作为灵活的具有丰富的静态或者动态连接的运算模型，其对一定的处理器设计缺陷具有纠正能力。在传统的处理器设计领域，一旦某个内核模块损坏，则会造成整个内核的失效。

因此，现有方案中缺少在应对芯片设计缺陷对神经网络的处理方法。

发明内容

本发明实施例提供一种基于芯片设计缺陷的神经网络处理方法及装置，通过对深度神经网络模型进行修改或调整，使得神经网络重新适应出现错误的硬件结构，完成运算目标。

第一方面，本发明实施例提供一种基于芯片设计缺陷的神经网络处理方法，包括：

获取芯片的设计缺陷的类型；

根据所述类型对神经网络进行调整，以使所述神经网络在所述芯片上正常运行；

其中，所述芯片的设计缺陷的类型至少包括以下之一：

输入/输出数据缓存处于非正常工作状态、加速器不能适应神经网络的规模或运算单元设计失误。

在一个可能的实施方式中，所述根据所述类型对神经网络进行调整，包括：

当所述芯片的设计缺陷的类型为输入/输出数据缓存处于非正常工作状态时，调整所述输入/输出数据缓存的输入/输出数据的速率进行调整。

在一个可能的实施方式中，所述设置调整所述输入/输出数据缓存的输入/输出数据速率，包括：

修改神经网络模型的层数与每层的规模，每个输入数据读取权重的数量，调整运算单元从输入数据缓存读取数据和输出到输出缓存的频率。

在一个可能的实施方式中，所述设置调整所述输入输出数据缓存的数据地址，包括：

修改神经网络模型的输入输出层的规模，调整读取输入输出缓存的地址范围，绕开缓存失效位点。

在一个可能的实施方式中，所述根据所述类型对神经网络进行调整，包括：

当所述芯片的设计缺陷的类型为加速器不能适应神经网络的规模时，将所述神经网络拆分成多个子网络，以使所述加速器能适应每个子网络。

在一个可能的实施方式中，所述根据所述类型对神经网络进行调整，包括：