[发明专利]一种自适应宽频带数字时钟插值器单元

说明书

本发明公开了一种自适应宽频带数字时钟插值器单元。包括时序控制逻辑电路、自适应宽频带控制和偏置产生模块和时钟输出电路，通过自适应调节插值器单元的电流大小和负载电容大小，从而选出最合适电流和电容保证插值器高精度相位插值，本申请的自适应特点保证了插值器可以在宽频带输入也能保证进行高精度相位插值，同时由于自适应调整特性选择了合理的电容和电流，因而插值器的延时尽可能的小，可以应用于对延时要求比较高的场合。

技术领域

本发明涉及集成电路设计技术领域，更具体的说是涉及一种自适应宽频带数字时钟插值器单元。

背景技术

时钟相位内插器能够提供精确地多相时钟相位，广泛应用于混合信号接口电路系统中，尤其是在高速时钟数据恢复系统(CDR)中。系统通过选择精确的时钟相位，恢复出合理的用于采样数据的时钟，保证准确的采样数据。目前，相位插值器实现的方式主要有以下两种：一种是基于电流模式逻辑(CML)单元的模拟相位插值器；另一种基于反相器单元处理轨到轨输入的数字时钟的纯数字相位插值器。

但是，两种相位插值器各自有不同的优缺点，基于CML的模拟相位插值器可以提供高的带宽，很好的线性度，但是由于基于CML单元的插值器需要消耗大的功耗和占用大的面积，同时，为了保持相位插值器的线性度还需要保证插值器两个输入相位不能差别太大(通常为90度)，输入信号的幅度和斜率大小合理，因此这些要求提高了设计难度，使得应用范围比较小，该相位插值器一般用于基于VCO的PLL电路中，利用VCO内部自带的多相位合适摆幅信号作为输入进行相位插值；数字相位插值器能处理一定相位差的数字时钟信号，并且消耗相对较小的功耗，其核心实现结构是基于电流控制逻辑单元，通过电流对固定电容充放电实现相位插值，因此插值精度也可以保证，但是都有一个假定：对于两个有固定相位差的输入信号，假定两个信号延时为tov，只有在tov时间内，电流对内部节点充电，不能让该节点的电压超过施密特触发器的翻转电压，在这个假定下，数字插值单元才能够实现高精度的插值，一旦充电电流太大或者内部电容太小导致内部节点电压在tov内远大于施密特翻转电压，插值性能大幅下降，因此必须合理选择电流大小和内部电容大小，保证插值器正常工作，实际上，这种情况只能处理一定范围内相位差的输入信号，限制了实际应用，同时为了设计留有余量，通常选着更小的电流和更大的寄生电容，这些都增加了额外的插值单元延时，而在某些应用中，延时指标也是一个很重要的因素，因此会影响实际应用。

因此，如何设计一种自适应调节插值器单元，通过调整自适应调节插值器单元电流和电容的大小，选出最合适电流和电容保证插值器高精度相位插值，同时可以在宽频带输入能保证高精度相位插值并使得延时尽可能的小是本领域技术人员亟需解决的问题。

发明内容

有鉴于此，本发明提供了一种自适应宽频带数字时钟插值器单元，可以直接处理数字输入信号，电路单元内部基于自适应算法来调整相位插值器内部偏置电流和负载电容的大小，实现处理宽频带输入信号的多相位插值功能，同时保证了插值相位的高精度，以及通过内部插值器镜像单元的自适应环路选择最合理的电路偏置状态和内部负载电容，从而在保证高精度相位内插功能的同时使得相位插值器引入的额外延时最小。

为了实现上述目的，本发明采用如下技术方案：

一种自适应宽频带数字时钟插值器单元，其特征在于，包括：时序控制逻辑电路、自适应宽频带控制和偏置产生模块和时钟输出电路；所述自适应宽频带数字时钟插值器单元具有两个不同相位时钟输入信号CKI和CKQ，所述自适应宽频带数字时钟插值器单元工作在多相位插值状态；CKI和CKQ经过所述时序控制逻辑电路的逻辑运算输出CK1_D、CKP_D和CKN_D，并发送至所述时钟输出电路；CKI和CKQ经过所述自适应宽频带控制和偏置产生模块输出PB、NB、CSEL0、CSEL1、CSEL2，并发送至所述时钟输出电路；所述时钟输出电路输出一个时钟信号CKO1；

其中，所述自适应宽频带控制和偏置产生模块包括控制信号产生电路、内插单元镜像电路以及检测和控制偏置信号产生模块；