[发明专利]一种自适应宽频带数字时钟插值器单元

权利要求书

1.一种自适应宽频带数字时钟插值器单元，其特征在于，包括：时序控制逻辑电路、自适应宽频带控制和偏置产生模块和时钟输出电路；所述自适应宽频带数字时钟插值器单元具有两个不同相位时钟输入信号CKI和CKQ，所述自适应宽频带数字时钟插值器单元工作在多相位插值状态；CKI和CKQ经过所述时序控制逻辑电路的逻辑运算输出CK1_D、CKP_D和CKN_D，并发送至所述时钟输出电路；CKI和CKQ经过所述自适应宽频带控制和偏置产生模块输出PB、NB、CSEL0、CSEL1、CSEL2，并发送至所述时钟输出电路；所述时钟输出电路输出一个时钟信号CKO1；

其中，所述自适应宽频带控制和偏置产生模块包括控制信号产生电路、内插单元镜像电路以及检测和控制偏置信号产生模块；

所述控制信号产生电路将输入的CKI和CKQ信号经逻辑门电路输出相位差值低脉冲信号CTL，并发送至所述内插单元镜像电路；

所述内插单元镜像电路包含负载电容，并通过接收所述控制信号产生电路发送的CTL信号和所述检测和控制偏置信号产生模块发送的PB、NB、CSEL0、CSEL1、CSEL2，对负载电容进行充电，同时输出一个时钟信号CKO2，所述内插单元镜像电路通过负载电容大小的变化控制输出时钟信号CKO2变化，并将CKO2发送至所述检测和控制偏置信号产生模块；

所述检测和控制偏置信号产生模块包括负载电容调整控制信号输出电路、电流调整控制信号输出电路、自适应信号电路、电流调整电路和输出PB、NB电路组成，通过接收到的所述内插单元镜像电路发送的CKO2时钟信号经D触发器作用输出负载电容控制信号CSEL0、CSEL1和CSEL2，以及电流控制信号Q0、Q1、Q2和Q3，来改变输出PB、NB电路中的两个NMOS管之间的节点电流大小和两个电压节点PB和NB的大小，从而改变所述时钟输出电路和所述内插单元镜像电路的电流；

其中，所述时钟输出电路包含负载电容CL、C0、C1和C2，所述时钟输出电路接收所述检测和控制偏置信号产生模块发送的PB、NB、CSEL0、CSEL1、CSEL2以及所述时序控制逻辑电路发送的CK1_D、CKP_D和CKN_D，来控制负载电容CL一端的节点X的电压变化，从而改变输出时钟信号CKO1。

2.根据权利要求1所述的一种自适应宽频带数字时钟插值器单元，其特征在于，所述时序控制逻辑电路包含三个逻辑门电路，CKI经过一个缓冲器输出CK1_D，CKI和CKQ经过一个与非门和一个非门输出CKN_D，CKI和CKQ经过一个或非门和一个非门输出CKP_D。

3.根据权利要求1所述的一种自适应宽频带数字时钟插值器单元，其特征在于，所述内插单元镜像电路接收CTL、PB、NB、CSEL0、CSEL1、CSEL2信号，电路包括4个PMOS管P1'、P2'、P3'、P4'，7个NMOS管N1'、N2'、N3'、N4'、N5'、N6'、N7'，PB输入到P1'的栅极，P1'源极连接VDD，漏极连接P2'的源极；CTL输入到P2'栅极，P2'漏极连接到N2'漏极、施密特触发器输入端、P4'漏极、N4'漏极和电容CL、C0、C1、C2一端，形成节点X；节点X处连接一个施密特触发器，输出时钟信号CKO2；CTL输入到N2'栅极，N2'源极连接N1'的漏极；NB输入到N1'的栅极，N1'源极接地；PB输入到P3'的栅极，P3'源极连接VDD，漏极连接P4'的源极；CTL输入到P4'的栅极，漏极连接到N4'漏极；CTL输入到N4'栅极，源极连接到N3'的漏极；NB输入到N3'栅极，源极接地，CL另一端接地，CSEL0输入到N5'栅极，漏极连接C0另一端，源极接地，CSEL1输入到N6'栅极，漏极连接C1另一端，源极接地，CSEL2输入到N7'栅极，漏极连接到C2另一端，源极接地。