[发明专利]电容介质结构、电容器阵列结构及制备方法

说明书

本发明提供了一种电容介质结构、电容器阵列结构及制备方法。本发明提供的电容介质结构通过引入高介电常数材料及低漏电材料，获得了相比现有技术具有更优的高电容值与低漏电性能的电容介质结构。本发明还提供了一种电容介质结构电容器阵列结构及其制备方法，基于本发明所提供的电容介质结构所制备的电容器阵列结构具有更高的电容值及更好的抗漏电性能。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种电容介质结构、电容器阵列结构及制备方法。

背景技术

目前，随着动态随机存取存储器(DRAM)的器件特征尺寸的不断缩小，其结构中的氧化层厚度已接近量子隧穿效应(Quantum tunneling effect)的限制，造成漏电流随氧化层厚度减小呈指数增长。采用高介电常数氧化物可以维持足够的驱动电流，并保持在相同等效氧化层厚度(equivalent oxide thickness，EOT)的情况下增加氧化层的实际物理厚度，有效抑制量子隧穿效应。如图1所示，是一种采用高介电常数材料层11与宽禁带材料层12构成的复合电容介质结构，所述复合电容介质结构位于下电极层101与上电极层102之间。其中，构成高介电常数材料层11的材料(如ZrOx)具有较高的介电常数，可以获得较高的电容值，但其禁带宽度较窄，存在高漏电的缺点。引入具有较低介电常数但禁带宽度较宽的宽禁带材料层12，将高介电常数材料与宽禁带材料(如AlOx)相组合，通过堆迭方式(ZrOx/AlOx/ZrOx,ZAZ)所形成的复合电容介质结构可以兼具高介电常数和低漏电的优点。然而，随着DRAM器件尺寸不断的微缩，现行的介电材料组合(ZrOx,AlOx)以及其堆迭方式(ZAZ)已无法满足次世代DRAM组件对电容介质结构高电容值与低漏电流不断提高的要求。

因此，有必要提出一种新的具有高介电常数的电容介质结构及其电容器阵列结构，解决上述问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种电容介质结构、电容器阵列结构及制备方法，用于解决DRAM器件所要求的高电容值与低漏电流的问题。

为实现上述目的及其它相关目的，本发明提供一种电容介质结构、电容器阵列结构及制备方法，所述电容介质结构，形成于下电极层101和上电极层102之间，包括：

多晶型电容介质层、侧边禁带宽度层、中间层禁带宽度层和掺杂型电容介质层，所述侧边禁带宽度层间设于所述下电极层和所述多晶型电容介质层之间，所述中间层禁带宽度层间设于所述多晶型电容介质层和所述掺杂型电容介质层之间；其中，所述掺杂型电容介质层包括本征材料层及掺杂物，所述本征材料层与所述多晶型电容介质层的材料相同，且所述掺杂物的介电常数大于所述多晶型电容介质层的介电常数。

作为本发明的一种优选方案，所述中间层禁带宽度层的禁带宽度大于所述侧边禁带宽度层的禁带宽度。

作为本发明的一种优选方案，所述多晶型电容介质层包含氧化锆层，所述侧边禁带宽度层包含氧化铝层，所述中间层禁带宽度层包含氧化硅层，所述掺杂型电容介质层包含掺杂铌、铪、钛、锗或钡的氧化物的氧化锆层。

作为本发明的一种优选方案，所述多晶型电容介质层包含氧化锆层，所述侧边禁带宽度层包含氧化铝层，所述中间层禁带宽度层包含氧化硅层，所述掺杂型电容介质层包含掺杂氧化钡的氧化锆层。

作为本发明的一种优选方案，所述电容介质结构还包括缓冲型电容介质层，间设于所述中间层禁带宽度层和所述掺杂型电容介质层之间，所述缓冲型电容介质层包含氧化锆层。

作为本发明的一种优选方案，所述多晶型电容介质层包括结晶氧化锆层，所述缓冲型电容介质层包括非晶氧化锆层。