[发明专利]一种基本编解码单元以及编解码器

说明书

本申请公开了一种基本编解码单元以及编解码器，基本编解码单元包括两个相同的逻辑电路，两个逻辑电路分别用于编码和解码；逻辑电路包括相同数量的输入引脚和输出引脚以及若干异或门。本申请提供的编码电路中的基本编解码单元能够使得编码和解码都能使用同一个电路，降低了电路设计的复杂性和制造成本。在数字通信时，若发生位翻转时能够不改变数据的奇偶性，从而接收方可直接对编码后的数据进行奇偶校验，并在校验失败时直接丢弃数据，从而可避免对已发生位翻转的无效数据进行解码而浪费计算资源。

技术领域

本申请涉及编解码技术领域，尤其涉及一种基本编解码单元以及编解码器。

背景技术

目前数字电路已经被广泛使用。出于信息隐藏、错误校验等目的经常需要对原始信息进行编码。编码算法可以由软件程序实现，也可以由硬件电路实现。软件实现编码算法的灵活性更高，但所需的计算时间和功耗通常均远高于硬件编码电路。在物联网等功耗敏感的应用场合经常需使用硬件电路进行编码。现有技术中的信息隐藏编码硬件实现中，通常编码功能和解码功能需使用不同的电路，增加了电路设计的复杂性和制造成本。另一方面，编码后的数据通常不能保持原有数据的奇偶性(即当原始数据中有奇数个1时，编码后的数据中可能会有奇数个1或偶数个1)，进行传输时必需全部接收并解码后才能通过奇偶校验判断是否发生了位翻转，若发现发生了位翻转则浪费了计算资源。

发明内容

本申请的目的在于提供一种本编解码单元以及编解码器，其编码和解码使用同一个电路实现，并且，编码后的数据可保持奇偶性，当本编码电路用于数字通信时，接收方可直接对编码后的数据进行奇偶校验，并在校验失败时直接丢弃数据，从而可避免对已发生位翻转的无效数据进行解码而浪费计算资源。

一种基本编解码单元，包括两个相同的逻辑电路，两个逻辑电路分别用于编码和解码；逻辑电路包括相同数量的输入引脚和输出引脚以及若干异或门。

如上的，其中，逻辑电路包括八个输入引脚和八个输出引脚，每个输入引脚通过异或门与五个输出引脚关联。

如上的，其中，每个输入引脚与第一异或门的输入端连接，第一异或门的输出端作为第一输出引脚，使输入引脚与第一输出引脚关联；并且，每个输入引脚与第二异或门的输入端连接，第二异或门的输出端与第三异或门的输入端连接，第三异或门的输出端与第四异或门、第五异或门、第六异或门以及第七异或门的输入端连接，第四异或门、第五异或门、第六异或门以及第七异或门的输出端分别作为第二输出引脚、第三输出引脚、第四输出引脚以及第五输出引脚，使得输入引脚分别与第二输出引脚、第三输出引脚、第四输出引脚以及第五输出引脚关联。

如上的，其中，逻辑电路包括十四个异或门，定义十四个异或门分别为异或门1、异或门2、异或门3、异或门4、异或门5、异或门6、异或门A、异或门B、异或门C、异或门D、异或门E、异或门F、异或门G以及异或门H，定义8个输入引脚为i1、i2、i3、i4、i5、i6、i7、i8，定义8个输出引脚为o1、o2、o3、o4、o5、o6、o7、o8，其中，输入引脚i1与异或门B的输入端连接，异或门B的输出端为输出引脚o2；输入引脚i1与异或门1的输入端连接，异或门1的输出端与异或门6的输入端连接，异或门6的输出端与异或门C、D、E、H的输入端连接，异或门C、D、E、H的输出端分别为输出引脚o3、o4、o5以及o8。

如上的，其中，输入引脚i2与异或门A的输入端连接，异或门A的输出端为输出引脚o1；输入引脚i2与异或门1的输入端连接，异或门1的输出端与异或门6的输入端连接，异或门6的输出端与异或门C、D、E、H的输入端连接，异或门C、D、E、H的输出端分别为输出引脚o3、o4、o5以及o8。输入引脚i3与异或门E的输入端连接，异或门E的输出端为输出引脚o5；输入引脚i3与异或门2的输入端连接，异或门2的输出端与异或门5的输入端连接，异或门5的输出端与异或门A、异或门B、异或门F和异或门G的输入端连接，异或门A、异或门B、异或门F和异或门G的输出端分别为输出引脚o1、o2、o6以及o7。