[发明专利]芯片扫频系统和方法

说明书

本发明实施例提出一种芯片扫频系统和方法，通过时钟分频模块输出不同频率的多组时钟信号对芯片中的多个芯片内核进行工作频率的扫频测试，确定每个芯片内核的最高工作频率，当芯片工作时向每个芯片内核输入其对应的最高工作频率的时钟信号，从而保证了每个芯片内核都工作在最高工作频率。本发明实施例使得芯片的算力最大化，提高了芯片的资源利用率。

技术领域

本发明涉及芯片技术领域，特别是涉及一种芯片扫频系统和方法。

背景技术

随着大数据处理、人工智能(简称AI)技术的快速发展，传统的中央处理器的处理能力已经无法满足大数据运算的处理需求，于是业内出现了专用芯片以执行大数据运算处理。

现有的主流的运算芯片中通常存在多个芯片内核(CORE)，每个芯片内核由于制造工艺的偏差，导致其每个芯片内核的最高工作频率存在差异，而芯片内核的工作频率决定了其算力的大小，为了使得芯片能够发挥其最大算力，就需要保证每个芯片内核都工作在最高工作频率下。然而，现有技术中运算芯片中多个芯片内核通常被提供同一工作频率，这样就导致了芯片的最大算力的浪费。

发明内容

为了解决上述问题，根据本发明的一方面，提出一种芯片扫频系统，包括：

芯片，其包括PLL锁相回路、时钟分频模块和多个芯片内核；

控制模块，耦接至所述芯片，用于向所述芯片的PLL锁相回路输入参考时钟信号，控制对所述多个芯片内核进行工作频率的扫频测试；

其中，所述时钟分频模块耦接至所述PLL锁相回路，用于输出不同频率的多组时钟信号，对所述多个芯片内核进行工作频率的扫频测试；

所述控制模块还用于检测对所述多个芯片内核的扫频测试结果，分别记录所述多个芯片内核的最高工作频率，并在所述芯片工作时，控制向所述多个芯片内核分别发送其对应的最高工作频率的时钟信号，使得所述多个芯片内核工作在最高工作频率。

在一些实施方式中，控制模块对所述多个芯片内核进行工作频率的扫频测试包括控制模块并行控制所述多个芯片内核对所述多组时钟信号按照工作频率从最低档到最高档的递增顺序进行扫频测试；或者从最高档到最低档的递减顺序进行扫频测试。

在一些实施方式中，所述芯片还包括频率排序模块，所述频率排序模块耦接至所述时钟分频模块，用于对所述多组时钟信号按照工作频率从最低档到最高档的递增顺序或者从最高档到最低档的递减顺序进行排序处理；或者从最高档到最低档的递减顺序进行排序处理。

在一些实施方式中，所述对所述多个芯片内核进行工作频率的扫频测试包括将所述多组时钟信号按照工作频率从最低档到最高档的递增顺序并行输入给每个芯片内核，并提供时钟选择控制给每个芯片内核。

在一些实施方式中，所述对所述多个芯片内核进行工作频率的扫频测试包括将所述多组时钟信号按照工作频率从最高档到最低档的递减顺序并行输入给每个芯片内核，并提供时钟选择控制给每个芯片内核。

在一些实施方式中，所述对所述多个芯片内核进行工作频率的扫频测试包括：如果检测到当前测试的芯片内核工作正常，则将输入给当前测试的芯片内核的时钟信号的工作频率提升一档，继续对其进行扫频测试。

在一些实施方式中，所述对所述多个芯片内核进行工作频率的扫频测试包括：如果检测到当前测试的芯片内核工作不正常，且判断当前输入的时钟信号的工作频率是否处于最低档，如是则将当前测试的芯片内核的工作状态置为异常，如否则将当前输入的时钟信号的工作频率降低一档作为当前测试的芯片内核的最高工作频率。

在一些实施方式中，所述对所述多个芯片内核进行工作频率的扫频测试包括：如果检测到当前测试的芯片内核工作正常，则将当前输入的时钟信号的工作频率作为当前测试的芯片内核的最高工作频率。