[发明专利]快闪存储器及其形成方法

说明书

一种快闪存储器及其形成方法，快闪存储器包括：半导体衬底，半导体衬底包括有效存储区和引线区，引线区包括第一引线区、第二引线区、引线连接区和源引线区，引线连接区的宽度大于第一引线区的宽度且大于第二引线区的宽度；位于半导体衬底擦除区中和源引线区中的源区；位于半导体衬底擦除区上的擦除栅，擦除栅位于擦除区的源区上且未延伸至引线区；位于半导体衬底部分控制区上的浮栅极结构，浮栅极结构分别位于擦除栅在第二方向的两侧；位于半导体衬底控制区、第一引线区、第二引线区和引线连接区上的控制栅极结构，控制区的控制栅极结构还位于浮栅极结构上；位于引线连接区的控制栅极结构顶部表面的控制栅插塞。所述快闪存储器的性能得到提高。

技术领域

本发明涉及半导体制造领域，尤其涉及一种快闪存储器及其形成方法。

背景技术

快闪存储器是集成电路产品中一种重要的器件。快闪存储器的主要特点是在不加电压的情况下能长期保持存储的信息。快闪存储器具有集成度高、较快的存取速度和易于擦除等优点，因而得到广泛的应用。

快闪存储器分为两种类型：叠栅(stack gate)快闪存储器和分栅(split gate)快闪存储器。叠栅快闪存储器具有浮栅和位于浮栅的上方的控制栅。叠栅快闪存储器存在过擦除的问题。与叠栅快闪存储器不同的是，分栅快闪存储器在浮栅的一侧形成作为擦除栅极的字线。分栅快闪存储器能有效的避免过擦除效应。

然而，现有的分栅快闪存储器的性能较差。

发明内容

本发明解决的问题是提供一种快闪存储器及其形成方法，以提高快闪存储器的性能。

为解决上述问题，本发明提供一种快闪存储器，包括：半导体衬底，所述半导体衬底包括有效存储区和引线区，所述引线区在第一方向与有效存储区邻接，所述有效存储区包括控制擦除区，所述控制擦除区包括擦除区和沿第二方向位于擦除区两侧的控制区，第二方向与第一方向垂直，所述引线区包括第一引线区、第二引线区、引线连接区和源引线区，第一引线区与擦除区一侧的控制区在第一方向邻接，第二引线区与擦除区另一侧的控制区在第一方向邻接，源引线区与擦除区在第一方向邻接，引线连接区沿第二方向延伸且分别与第一引线区和第二引线区连接，第一引线区、第二引线区和引线连接区包围源引线区，引线连接区在第一方向上的宽度大于第一引线区在第二方向上的宽度且大于第二引线区在第二方向上的宽度；位于半导体衬底擦除区中和源引线区中的源区；位于半导体衬底擦除区上的擦除栅，所述擦除栅位于擦除区的源区上且未延伸至引线区；位于半导体衬底部分控制区上的浮栅极结构，且浮栅极结构分别位于擦除栅在第二方向的两侧，浮栅极结构未延伸至引线区；位于半导体衬底控制区、第一引线区、第二引线区和引线连接区上的控制栅极结构，且控制区的控制栅极结构还位于浮栅极结构上；控制栅插塞，所述控制栅插塞位于引线连接区的控制栅极结构的顶部表面。

可选的，所述第一引线区在第二方向上的宽度等于第二引线区在第二方向上的宽度，且第一引线区在第二方向上的宽度等于各控制区在第二方向上的宽度；所述引线连接区在第一方向上的宽度为第一引线区在第二方向上的宽度的1.5倍～3倍，引线连接区在第一方向上的宽度为第二引线区在第二方向上的宽度的1.5倍～3倍。

可选的，所述控制栅极结构包括：控制栅极结构本体、控制栅顶保护层和控制栅隔离层，所述控制栅极结构本体位于半导体衬底控制区、第一引线区、第二引线区和引线连接区上，且控制区的控制栅极结构还位于浮栅极结构上，控制区的控制栅极结构本体在第二方向的宽度小于浮栅极结构在第二方向的宽度，控制栅顶保护层位于控制区的控制栅极结构本体的顶部表面，且控制栅顶保护层未覆盖第一引线区、第二引线区和引线连接区的控制栅极结构本体的顶部表面，所述控制栅隔离层位于所述控制栅极结构本体的侧壁；所述控制栅插塞位于引线连接区的控制栅极结构本体的顶部表面。

可选的，所述浮栅极结构的顶部表面呈凹陷状；所述浮栅极结构的顶部边缘朝向擦除栅的一侧具有尖端。