[发明专利]一种ESD保护器件及其制作方法、电子装置

说明书

本发明提供一种ESD保护器件及其制作方法、电子装置，该ESD保护器件包括：半导体衬底，在所述半导体衬底上形成有用于ESD保护的二极管阵列，所述二极管阵列包括沿行方向间隔设置的用作二极管阳极的P+掺杂区和用作二极管阴极的N+掺杂区，以及沿列方向间隔设置的用作二极管阳极的P+掺杂区和用作二极管阴极的N+掺杂区；在所述行方向上在相邻的所述P+掺杂区和所述N+掺杂区之间形成有虚拟栅极；在所述列方向上在相邻的所述P+掺杂区和所述N+掺杂区之间形成有隔离结构。该ESD保护器件降低了单位面积的导通电阻，提升了单位面积ESD保护性能，可以适用于更先进的半导体工艺。该ESD保护器件的制作方法和电子装置具有类似的优点。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种ESD保护器件及其制作方法、电子装置。

背景技术

随着CMOS工艺连续按比例缩小，由静电放电(ESD)导致的IC芯片失效已经成为一个重大的可靠性问题。双二极管加电源钳制(dual diode+power clamp)策略因其高效性仍然广泛用于提供整个芯片的静电保护。然而，随着ESD设计窗口减小以及互连金属随工艺革新变薄，对ESD二极管的导通电阻的要求更严格。除了增加整个器件宽度之外，对减少ESD二极管单位面积的导通电阻的研究更有意义。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明一方面提供一种ESD保护器件，包括：

半导体衬底，在所述半导体衬底上形成有用于ESD保护的二极管阵列，所述二极管阵列包括沿行方向间隔设置的用作二极管阳极的P+掺杂区和用作二极管阴极的N+掺杂区，以及沿列方向间隔设置的用作二极管阳极的P+掺杂区和用作二极管阴极的N+掺杂区；

在所述行方向上在相邻的所述P+掺杂区和所述N+掺杂区之间形成有虚拟栅极；

在所述列方向上在相邻的所述P+掺杂区和所述N+掺杂区之间形成有隔离结构。

在本发明一实施例中，还包括：在所述半导体衬底中形成的阱区，所述二极管阵列形成在所述阱区中。

在本发明一实施例中，所述阱区为N阱或P阱。

在本发明一实施例中，在所述半导体衬底上还形成有鳍片，所述P+掺杂区包括形成在若干相邻鳍片上的若干子P+掺杂区，所述N+掺杂区包括形成在若干相邻鳍片上的若干子N+掺杂区。

在本发明一实施例中，在所述P+掺杂区和所述N+掺杂区之上形成有用于电连接的导电部件。

在本发明一实施例中，在所述二极管阵列中，在所述行方向和所述列方向上具有不同数量的所述导电部件。

根据本发明的ESD保护器件，由于用于ESD保护的二极管阵列包括沿行方向间隔设置的用作二极管阳极的P+掺杂区和用作二极管阴极的N+掺杂区，以及沿列方向间隔设置的用作二极管阳极的P+掺杂区和用作二极管阴极的N+掺杂区，因此在该二极管阵列中即包括行方向形成的二极管，也即包括列方向形成的二极管，因此该二极管阵列同时具有行方向和列方向上两个电流释放路径，因此降低了该ESD保护器件的单位面积的导通电阻，提升了单位面积ESD保护性能，可以适用于更先进的半导体工艺。

本发明另一方面提供一种ESD保护器件的制作方法，包括：

提供半导体衬底，在所述半导体衬底上形成有用于ESD保护的二极管阵列，所述二极管阵列包括沿行方向间隔设置的用作二极管阳极的P+掺杂区和用作二极管阴极的N+掺杂区，以及沿列方向间隔设置的用作二极管阳极的P+掺杂区和用作二极管阴极的N+掺杂区；