[发明专利]制造半导体器件的方法

说明书

本公开涉及制造半导体器件的方法。提供了一种SOI衬底，其具有半导体衬底、形成在半导体衬底上的绝缘层以及形成在绝缘层上的半导体层。第一区域是用于在半导体层中形成低击穿电压MISFET的区域，并且已经从中去除了绝缘层和半导体层的第二区域是用于形成高击穿电压MISFET的区域。在第二区域中形成n型半导体区域且在第一区域中形成n型延伸区域之后，对半导体衬底执行第一热处理。此后，在第一和第二区域的每一个中形成扩散层，然后对半导体衬底执行第二热处理。这里，执行第一热处理的时间长于执行第二热处理的时间。

相关申请的交叉参考

2017年5月29日提交的日本专利申请第2017-105973号的包括说明书、附图和摘要的公开结合于此作为参考。

技术领域

本发明涉及制造半导体器件的方法，并且涉及例如当应用于使用 SOI衬底的半导体器件的制造技术时有效的技术。

背景技术

形成在半导体衬底上的MISFET(金属绝缘体半导体场效应晶体管)所要求的一个特性是减小泄露电流。在具有90nm以下的栅极长度的MISFET中，尤其重要的是抑制GIDL(栅极引发漏极泄露)，其中一项是泄露电流。例如，作为针对由于这种GIDL所引起的泄露电流的措施，专利文献1公开了在形成在深位置处的具有高浓度的区域以及形成在浅位置处的具有低浓度的区域中分别形成延伸区域。

同时，具有在SOI(绝缘体上硅)衬底上形成MISFET作为用于低功耗的半导体器件的技术。例如，专利文献2公开了在同一半导体芯片中独立地形成在SOI衬底上形成的MISFET和半导体衬底上形成的MISFET的技术。

相关技术文献

专利文献

[专利文献1]日本未审查专利申请公开第2010-251639号

[专利文献2]日本未审查专利申请公开第2013-219181号

发明内容

即使在SOI衬底上形成MISFET的半导体器件中，期望采取针对由于GIDL所引起的泄露电流的措施。此外，期望抑制由于GIDL引起的泄露电流而不降低MISFET的导通电流。即，期望同时实现在 SOI衬底上形成MISFET的半导体器件的可靠性和性能。

其他问题和新特性将从本说明书的描述和附图中变得明显。

根据一个实施例，一种制造半导体器件的方法包括步骤(a)：提供半导体衬底、形成在半导体衬底上的绝缘层以及形成在绝缘层上的第一半导体层。该方法还包括步骤(b)：去除第二区域中的绝缘层和第二区域中的第一半导体层，而留下第一区域中的绝缘层和第一区域中的第一半导体层，其中将要形成第二MISFET的第二区域不同于其中将要形成第一MISFET的第一区域。该方法还在步骤(b)之后包括步骤(c)：通过离子注入工艺，在第二区域中的半导体衬底中形成具有n型导电性的第一半导体区域。该方法还在步骤(b)之后包括步骤(d)：通过离子注入工艺，在第一区域中的第一半导体层中形成具有n型导电性的第一延伸区域。该方法还在步骤(c)和 (d)之后包括步骤(e)：对半导体衬底执行第一热处理。该方法还在步骤(e)之后包括步骤(f)：通过离子注入工艺，在第二区域中的半导体衬底中形成第二扩散层，第二扩散层具有的浓度高于第一半导体区域的浓度并且具有n型导电性。该方法还在步骤(e)之后包括步骤(g)：通过离子注入工艺，在第一区域中的第一半导体层中形成第一扩散层，第一扩散层具有的浓度高于第一延伸区域的浓度并且具有n型导电性。该方法还在步骤(f)和(g)之后包括步骤(h)：对半导体衬底执行第二热处理。执行第一热处理的时间长于执行第二热处理的时间。

根据这个实施例，可以实现半导体器件的可靠性和性能。

附图说明

图1是示出根据一个实施例的半导体器件的制造步骤的主要部分截面图；