[发明专利]栅极结构及其方法

说明书

本发明的实施例涉及提供包括栅极电介质的高压晶体管(HVT)的方法和结构，其中，在设置在衬底内的沟槽内设置栅极电介质的至少部分。在一些方面，可以通过沟槽深度来控制栅极氧化物厚度。通过提供具有形成在沟槽内的栅极电介质的HVT，本发明的实施例提供了形成在相同的衬底上的彼此大致共面的HVT的顶部栅极堆叠件表面和低压晶体管(LVT)的顶部栅极堆叠件表面，同时为HVT提供了厚的栅极氧化物。此外，因为HVT的顶部栅极堆叠件表面和LVT的顶部栅极堆叠件表面大致彼此共面，所以可以避免过度抛光HVT栅极堆叠件。

技术领域

本发明的实施例总体涉及半导体领域，更具体地，涉及栅极结构及其形成方法。

背景技术

电子产业已经经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持更多日益复杂和精致的功能。因此，半导体产业中的持续趋势是制造低成本、高性能和低功耗的集成电路(IC)。到目前为止，已经通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)在很大程度上实现了这些目标，并且因此提高了生产效率并且降低了相关成本。然而，这种按比例缩小还产生了半导体制造工艺的增加的复杂程度。因此，实现半导体IC和器件的持续进步需要半导体制造工艺和技术中的类似的进步。

一个特别的挑战，并且对于减小的器件几何形状而言越来越困难的挑战涉及器件制造期间的衬底平坦化要求。化学机械抛光(CMP)是一种用于去除衬底材料并且因此平坦化衬底的表面的工艺，其是用于整个半导体产业以解决这种衬底平坦化要求的工艺。然而，在各种情况下，对于包括各种半导体器件类型的一些半导体衬底而言，单独的CMP工艺是不够的，并且实际上可能是有害的。例如，在一些情况下，半导体衬底可以包括高压晶体管(HVT)和低压晶体管(LVT)两者。在一些情况下，可以在衬底的高压(HV)区内形成HVT，并且可以在相同衬底的低压(LV)区内形成LVT。在至少一些实例中，HVT具有比LVT大致更厚的栅极电介质。结果，HVT和LVT的顶部栅极堆叠件表面可能不是彼此共面的。因此，在一些情况下，向下抛光至较短的LVT栅极堆叠件的顶面的金属栅极CMP工艺可同时过度抛光HVT栅极堆叠件，从而损坏HVT栅极堆叠件。

因此，还没有证明现有工艺在所有方面都完全令人满意。

发明内容

根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：在衬底内形成栅极介电沟槽；在所述栅极介电沟槽内沉积第一介电层，其中，所述第一介电层的顶面与所述衬底的顶面共面；在所述第一介电层上方形成第二介电层；以及在所述第二介电层上方形成金属栅极。

根据本发明的另一个方面，提供了一种用于形成半导体器件的方法，包括：在衬底的第一区域内形成第一晶体管，其中，所述第一晶体管包括具有第一高度的第一栅极堆叠件；以及在所述衬底的第二区域内形成第二晶体管，其中，所述第二晶体管包括具有比所述第一高度更小的第二高度的第二栅极叠堆叠件；其中，所述第一栅极堆叠件的顶面与所述第二栅极堆叠件的顶面共面。

根据本发明的又一个方面，提供了一种半导体器件，包括：衬底，包括栅极介电沟槽；第一介电层，形成在所述栅极介电沟槽内，其中，所述第一介电层的顶面与所述衬底的顶面共面；第二介电层，设置在所述第一介电层上方；以及金属栅极，设置在所述第二介电层上方；其中，所述第一介电层和所述第二介电层提供所述半导体器件的栅极氧化物。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据本发明的一个或多个方面的晶体管器件的实施例的立体图；

图2示出包括高压晶体管(HVT)和低压晶体管(LVT)两者的半导体衬底的截面图；

图3示出对包括图2的HVT和LVT两者的半导体衬底实施化学机械抛光(CMP)工艺；