[发明专利]半导体元件及其制作方法

说明书

本发明公开一种半导体元件及其制作方法，该制作半导体元件的方法，其主要先形成一第一栅极结构于基底上，然后进行第一蚀刻制作工艺以于第一栅极结构旁形成一凹槽，进行一离子注入制作工艺以形成一非晶层于凹槽正下方，进行第二蚀刻制作工艺去除该非晶层，再形成一外延层于凹槽内。

技术领域

本发明涉及一种制作半导体元件的方法，尤其是涉及一种于栅极结构旁形成外延层的方法。

背景技术

为了能增加半导体结构的载流子迁移率，可以选择对于栅极通道施加压缩应力或是伸张应力。举例来说，若需要施加的是压缩应力，现有技术常利用选择性外延成长(selective epitaxial growth,SEG)技术于一硅基底内形成晶格排列与该硅基底相同的外延结构，例如硅锗(silicon germanium,SiGe)外延结构。利用硅锗外延结构的晶格常数(lattice constant)大于该硅基底晶格的特点，对P型金属氧化物半导体晶体管的通道区产生应力，增加通道区的载流子迁移率(carrier mobility)，并用于增加金属氧化物半导体晶体管的速度。反之，若是N型半导体晶体管则可选择于硅基底内形成硅碳(siliconcarbide,SiC)外延结构，对栅极通道区产生伸张应力。

现今以外延成长方式形成外延层的晶体管过程中通常会先于栅极结构两侧形成凹槽，再利用外延成长制作工艺形成外延层于凹槽内。然而以外延成长方式所形成的外延层通常无法得到平整的表面轮廓并影响元件运作。因此，如何改良现有制作工艺技术以解决现有瓶颈即为现今一重要课题。

发明内容

本发明一实施例公开一种制作半导体元件的方法，其主要先形成一第一栅极结构于基底上，然后进行第一蚀刻制作工艺以于第一栅极结构旁形成一凹槽，进行一离子注入制作工艺以形成一非晶层于凹槽正下方，进行第二蚀刻制作工艺去除该非晶层，再形成一外延层于凹槽内。

本发明另一实施例公开一种半导体元件，其主要包含一第一栅极结构设于一基底上，一外延层设于第一栅极结构旁以及一凸块设于第一栅极结构旁的基底上并同时位于外延层正下方。

附图说明

图1至图6为本发明优选实施例制作一半导体元件的方法示意图。

主要元件符号说明

12 基底 14 栅极结构

16 栅极结构 18 栅极介电层

20 栅极材料层 22 硬掩模

24 间隙壁 26 轻掺杂漏极

28 凹槽 30 离子注入制作工艺

32 非晶层 34 凸块

36 第一V型 38 第二V型

40 上表面 42 倾斜侧壁

44 外延层 46 源极/漏极区域

48 接触洞蚀刻停止层 50 层间介电层

52 介质层 54 高介电常数介电层

56 功函数金属层 58 低阻抗金属层