[发明专利]用于基于局部性的指令处理的选择性启用的系统、设备和方法

说明书

在一实施例中，处理器包含：具有多个条目的稀疏访问缓冲器，每个条目针对到特定地址的存储器访问指令存储地址信息和计数信息；以及向存储器发出读取请求的存储器控制器，该存储器控制器包含用于接收具有无局部性提示的存储器访问指令以及取代无局部性提示（其中至少部分基于在稀疏访问缓冲器的条目中存储的计数信息）的局部性控制器。还描述其它实施例并要求其它实施例的权利保护。

技术领域

实施例一般涉及在计算系统中存储器访问的有效处理。

背景技术

诸如图分析学等稀疏数据处理工作负载执行无规律的存储器访问。在一些情况下，这些访问是针对大数据结构，并且是伪随机的。在现代处理器中，从存储器获取完全高速缓存行，并且将其插入高速缓冲存储器中。然而，在许多情况下，这些行在任何再使用前被逐出（从空间或时间局部性）。这既导致高速缓存污染，又导致外部存储器带宽的浪费。较新的存储器接口提供细粒度存储器访问能力，即，少于给定存储器行或高速缓存行宽度的存储器访问。然而，子高速缓存行存储器访问在处理器高速缓存层次结构中导致部分高速缓存行，这能够使高速缓存设计变得复杂。

附图说明

图1是根据本发明的一实施例的系统的框图。

图2是根据本发明的一实施例的处理器的框图。

图3是根据本发明的一实施例的系统的框图。

图4是根据本发明的一实施例的方法的流程图。

图5是根据本发明的另一实施例的方法的流程图。

图6是根据本发明的一实施例的稀疏访问缓冲器的框图。

图7A是根据本发明的实施例，要包括在处理器中的示范有序管线和示范寄存器重命名的乱序发出/执行管线的框图。

图7B是图示了根据本发明的实施例，要包括在处理器中的示范寄存器重命名的乱序发出/执行架构核和有序架构核的示范实施例两者的框图。

图8是根据本发明的实施例，带有集成存储器控制器和图形的多核处理器和单核处理器的框图。

图9图示了根据本发明的一实施例的系统的框图。

图10图示了根据本发明的一实施例的芯片上系统（SoC）的框图。

图11图示了根据本发明的实施例，对比将源指令集中的二进制指令转换成目标指令集中的二进制指令的软件指令转换器的使用的框图。

具体实施方式

在各种实施例中，处理器配置成通过以可能细粒度方式访问展示非局部性的数据（本文中称为无局部性数据）和可能绕过在高速缓冲存储器中的存储，优化此类数据的处理。一些实施例可利用用户级无局部性存储器访问指令，其可用于以绕过高速缓存层次结构的方式读取和写入数据。此类指令也可用于进行如本文中所述的细粒度存储器访问。虽然本发明的范围在此方面不受限制，但此类指令包含流传送加载和存储指令，核可响应指令针对被访问的各个数据元素而发出若干加载或存储，其携带存储器访问将绕过在高速缓存中的存储，并且可在存储器控制器处被狭窄地处理的提示。

随着响应本文中描述的某些无局部性请求而选择性启用全宽度存储器访问，可在访问模式实际上具高速缓存友好性（例如，如果以伪随机方式访问的数据结构适合于管芯上高速缓存，或者如果采用许多空间局部性以常规模式对数据结构非预期地访问）时利用局部性。以该方式，实施例可利用由较新存储器技术提供的细粒度存储器访问能力，而对高速缓存层次结构设计无重要更改，同时在它退出时捕捉访问中的局部性。