[发明专利]一种具有超结结构的半导体器件及其制作方法

说明书

本发明提供了一种具有超结结构的半导体器件及其制作方法，涉及半导体芯片技术领域，包括：N型衬底、N+区、P‑体区、PN交替超结区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属。PN交替超结区由P+层与N+层横向间隔交替排列，N+区的中央区内部横向设置有由超结P型柱组成的超结P型柱阵列组。该技术方案缓解了现有技术存在的导通电阻大、饱和电流低的技术问题，有效保证了半导体器件的耐压性能，提高了半导体器件的饱和电流，减小了器件的导通电阻，充分发挥了超结结构的优势，有效利用器件面积，降低了器件的生产成本，改善半导体器件的导通性能。

技术领域

本发明涉及半导体芯片技术领域，尤其是涉及一种具有超结结构的半导体器件及其制作方法。

背景技术

高压的功率MOSFET通常采用平面型结构，其中，厚外延层用来保证具有足够的击穿电压，外延层的尺寸越厚，耐压的额定值越大，但是其导通电阻也急剧的增大。导通电阻随电压以2.4-2.6次方增长，电流的额定值也随之降低。为了得到一定的导通电阻值，就必须增大硅片的面积，成本随之增加。目前，为了改善器件的耐压性能，超结结构被广泛应用于半导体器件，超结结构能够有效保证器件耐压性能，同时节约器件面积，降低生产成本，但传统的超结结构的局限性无法充分发挥其高性能优势，严重影响了器件的导通性能，因此，现有技术存在器件导通电阻大、饱和电流低的技术问题。

发明内容

有鉴于此，本发明的目的在于提供一种具有超结结构的半导体器件及其制作方法，以缓解现有技术存在器件导通电阻大、饱和电流低的技术问题。

第一方面，本发明实施例提供了一种具有超结结构的半导体器件，包括：N型衬底、N+区、P-体区、PN交替超结区、N+源区、栅极氧化层、多晶硅栅极、介质层隔离、器件源极金属和器件漏极金属；

N+区为由中央区、底边区和侧边区组成的电子漂移区；

N型衬底的上方与N+区的底边区连接，N+区的内表面向中央区延伸为P-体区，PN交替超结区位于N+区的中央区的两侧、N+区与P-体区之间，P-体区的上表面与PN交替超结区相连接处设有N+源区，栅极氧化层覆盖于N+源区、N+区、P-体区连接处的上表面，栅极氧化层上方设有多晶硅栅极，PN交替超结区与N+源区连接处的上表面设置有器件源极金属，N+区的侧边区的上表面设有器件漏极金属，多晶硅栅极的上表面及其与器件源极金属之间、器件源极金属与器件漏极金属之间均水平铺设有介质隔离层；

其中，PN交替超结区由P+层与N+层横向间隔交替排列，且PN交替超结区的上下表面均为P+层；

N+区的中央区内部横向设置有由超结P型柱组成的超结P型柱阵列组，超结P型柱的截面宽度小于N+层的厚度，且任一超结P型柱的上下表面位于同一P+层或N+层的上下表面所围成的水平区域范围内。

进一步的，本发明实施例提供的具有超结结构的半导体器件中，PN交替超结区由三层P+层与两层N+层横向间隔交替排列，且上下表面均为P+层；

P+层由上到下分别为第一P+层、第二P+层和第三P+层，N+层分别为第一N+层和第二N+层，第一N+层位于第一P+层与第二P+层之间，第二N+层位于第二P+层与第三P+层之间。

进一步的，本发明实施例提供的具有超结结构的半导体器件中，超结P型柱阵列组的边界距离栅极氧化层的边界距离为L，L的范围为4μm～10μm。

进一步的，本发明实施例提供的具有超结结构的半导体器件中，第一P+层、第二P+层和第三P+层的掺杂浓度依次递减，第一P+层掺杂剂量为4E15～5E15，第二P+层的掺杂剂量为3E15～4E15，第三P+层的掺杂剂量为2E15～3E15。

进一步的，本发明实施例提供的具有超结结构的半导体器件中，第一N+层和第二N+层的掺杂剂量均为2E15。