[发明专利]半导体存储装置

说明书

实施方式提供一种能够降低在接通电源时流通的贯通电流的半导体存储装置。一实施方式的半导体存储装置的电源保护电路包含：第1晶体管，包含电连接于第1焊垫的第1端、及电连接于第1节点的第2端；第2晶体管，包含电连接于第2焊垫的第1端、及电连接于第1节点的第2端；第3晶体管，包含电连接于被供给与第1焊垫不同的电压的第2焊垫的第1端、电连接于第1节点的第2端、及电连接于第2节点的栅极，且具有与第2晶体管不同的尺寸；第4晶体管，包含电连接于第1焊垫的第1端、电连接于第2节点的第2端、及电连接于第1节点的栅极；以及第5晶体管，包含电连接于第2焊垫的第1端、电连接于第2节点的第2端、及电连接于第1节点的栅极。

[相关申请]

本申请享有以日本专利申请2017-176626号(申请日：2017年9月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有作为半导体存储装置的NAND(Not And，与非)型闪速存储器。

发明内容

实施方式提供一种能够降低在接通电源时流通的贯通电流的半导体存储装置。

实施方式的半导体存储装置具备被供给第1电压的第1焊垫、被供给与所述第1电压不同的第2电压的第2焊垫、及电源保护电路。所述电源保护电路包含第1晶体管、第2晶体管、第3晶体管、第4晶体管、及第5晶体管。所述第1晶体管包含电连接于所述第1焊垫的第1端、及电连接于第1节点的第2端。所述第2晶体管包含电连接于所述第2焊垫的第1端、及电连接于所述第1节点的第2端。所述第3晶体管包含电连接于所述第2焊垫的第1端、电连接于所述第1节点的第2端、及电连接于第2节点的栅极，且具有与所述第2晶体管不同的尺寸。所述第4晶体管包含电连接于所述第1焊垫的第1端、电连接于所述第2节点的第2端、及电连接于所述第1节点的栅极。所述第5晶体管包含电连接于所述第2焊垫的第1端、电连接于所述第2节点的第2端、及电连接于所述第1节点的栅极。

附图说明

图1是用来说明第1实施方式的存储器系统的构成的框图。

图2是用来说明第1实施方式的半导体存储装置的电源保护电路的构成的框图。

图3是用来说明第1实施方式的半导体存储装置的电源保护电路的构成的电路图。

图4是用来说明第1实施方式的半导体存储装置的电源保护电路的动作的时序图。

图5是用来说明第1实施方式的半导体存储装置的电源保护电路的动作的时序图。

图6是用来说明第2实施方式的半导体存储装置的电源保护电路的构成的电路图。

图7是用来说明第2实施方式的半导体存储装置的电源保护电路的动作的时序图。

图8是用来说明第3实施方式的半导体存储装置的电源保护电路的构成的电路图。

图9是用来说明第3实施方式的半导体存储装置的电源保护电路的动作的时序图。

图10是用来说明第1变化例的半导体存储装置的电源保护电路的构成的电路图。

图11是用来说明第1变化例的半导体存储装置的电源保护电路的动作的时序图。

图12是用来说明比较例的半导体存储装置的电源保护电路的动作的时序图。

图13是用来说明第2变化例的半导体存储装置的电源保护电路的构成的电路图。

图14是用来说明第3变化例的半导体存储装置的电源保护电路的构成的电路图。

图15是用来说明第3变化例的半导体存储装置的电源保护电路的动作的时序图。