[发明专利]制造半导体装置的方法与半导体存储器装置

说明书

本发明提供了一种制造半导体装置的方法与半导体存储器装置。其中，该方法涉及管理例如非易失性存储器装置的半导体装置的栅极耦合的方法。所述方法包含：在半导体基底上提供导电层，导电层包含下部导电层及上部导电层，下部导电层包含第一材料且上部导电层包含具有不同于第一材料的至少一个特性的第二材料，在导电层上形成保护图案，以及通过控制刻蚀工艺刻蚀穿过导电层以获得单独的分离的栅极，以使得第一材料在刻蚀工艺期间具有高于第二材料的刻蚀速率，栅极中的每一者包含上部栅极及下部栅极，下部栅极在刻蚀工艺之后具有小于上部栅极的宽度。

技术领域

本发明属于半导体器件技术领域，涉及一种制造半导体装置的方法与半导体存储器装置。

背景技术

在制造例如非易失性存储器装置的存储器装置期间，刻蚀工艺可能在不同存储器晶体管中引起有效场高度(effective field height，EFH)的变化，其会影响存储器装置的一个或多个特性，诸如栅极耦合率(gate coupling ratio，GCR)，且更影响存储器装置的性能。

发明内容

本发明描述一种管理存储器装置或系统(例如非易失性存储器装置)的栅极耦合(例如晶体管中的浮置栅极与控制栅极之间的耦合)的方法，以及描述由此类方法所提供的存储器装置或系统。

本发明的一个实施例提供一种制造半导体装置的方法，所述方法包含：在半导体基底上提供导电层，所述导电层包含下部导电层及上部导电层，所述下部导电层包含第一材料，且所述上部导电层包含具有不同于所述第一材料的至少一个特性的第二材料；在所述导电层上形成保护图案；以及通过控制刻蚀工艺来刻蚀穿过所述导电层以获得单独的分离的栅极，以使得第一材料在刻蚀工艺期间具有高于第二材料的刻蚀速率，栅极中的每一者包含上部栅极及下部栅极，所述下部栅极在刻蚀工艺之后具有小于上部栅极的宽度。

下部栅极及上部栅极可具有相同的中心线。第一材料可具有小于第二材料的晶粒尺寸。在一些实例中，第一材料包含具有小于10nm的晶粒尺寸的多晶硅，且第二材料包含具有在10nm与50nm之间的范围内的晶粒尺寸的多晶硅。

在一些情况下，在半导体基底上提供导电层可包含在所述半导体基底上形成隧穿绝缘层。在一些情况下，在导电层上形成保护图案包含使用自对准双重图案化(self-aligned double patterning，SADP)技术。在一些情况下，在导电层上形成保护图案包含：在导电层上形成一个或多个层作为硬掩膜；在所述一个或多个层上形成第二保护图案；以及刻蚀穿过所述一个或多个层以获得硬掩膜图案作为导电层的保护图案。

刻蚀工艺可为制造半导体装置的浅沟道隔离(shallow trench isolatio，STI)刻蚀工艺的一部分。在一些情况下，控制刻蚀工艺可包含控制刻蚀气体的流动速率。在一些情况下，控制刻蚀导电层的刻蚀工艺包含刻蚀穿过所述导电层至半导体基底中以在相邻栅极之间形成沟道。

所述方法可还包含在保护图案上以及在沟道中形成隔离层。隔离层的材料可包含旋涂式介电(spin-on dielectric，SOD)材料。所述方法可还包含刻蚀隔离层以在单独栅极的相邻栅极之间获得间隙，其中所述间隙中的至少一者具有在上部栅极的下部表面与单独栅极中的一者的下部栅极之间的底部表面。

所述方法可还包含在间隙中的单独的栅极及隔离层上形成介电层，其中单独的栅极中的一者的下部栅极的侧壁与所述介电层之间的空隙填充有隔离层。所述方法可还包含在所述介电层上形成第二导电层作为第二栅电极。