[发明专利]半导体存储装置

说明书

实施方式提供一种能够缩短数据读出所需要的时间的半导体存储装置。一实施方式的半导体存储装置具备：字线及配线，能够经由传输晶体管而电连接；第1升压电路，能够将输出电压升压至第1电压；第1传输电路，能够将所述第1升压电路与所述配线之间电连接；以及控制部。所述配线将所述第1传输电路与所述传输晶体管之间电连接。所述控制部在读出动作时，经由所述第1传输电路将所述第1升压电路与所述配线之间电连接，且使所述第1升压电路的向所述第1电压的升压开始，在所述字线为非选择的情况下，维持所述第1升压电路与所述配线之间的电连接。

[相关申请案]

本申请案享有以日本专利申请案2017-176686号(申请日：2017年9月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有作为半导体存储装置的NAND型闪速存储器。

发明内容

实施方式提供一种能够缩短数据读出所需要的时间的半导体存储装置。

实施方式的半导体存储装置具备：字线及配线，能够经由传输晶体管而电连接；第1升压电路，能够将输出电压升压至第1电压；第1传输电路，能够将所述第1升压电路与所述配线之间电连接；以及控制部。所述配线将所述第1传输电路与所述传输晶体管之间电连接。所述控制部在读出动作时，经由所述第1传输电路将所述第1升压电路与所述配线之间电连接且使所述第1升压电路的向所述第1电压的升压开始，在所述字线为非选择的情况下，维持所述第1升压电路与所述配线之间的电连接。

附图说明

图1是用来说明第1实施方式的存储器系统的构成的框图。

图2是用来说明第1实施方式的半导体存储装置的构成的框图。

图3是用来说明第1实施方式的半导体存储装置的存储器单元阵列的构成的电路图。

图4是用来说明第1实施方式的半导体存储装置的存储器单元阵列的构成的剖视图。

图5是用来说明第1实施方式的半导体存储装置的行解码器及驱动器组的构成的概要的框图。

图6是用来说明第1实施方式的半导体存储装置的传输晶体管群及区块解码器群的构成的电路图。

图7是用来说明第1实施方式的半导体存储装置的选择字线电路的构成的框图。

图8是用来说明第1实施方式的半导体存储装置的区域选择部及组块选择部的构成的框图。

图9是用来说明第1实施方式的半导体存储装置的区域选择部内所设置的开关电路的构成的电路图。

图10是用来说明第1实施方式的半导体存储装置的组块选择部内所设置的开关电路的构成的电路图。

图11是用来说明第1实施方式的半导体存储装置的驱动器组的构成的电路图。

图12是用来说明第1实施方式的半导体存储装置中执行的读出动作的概要的示意图。

图13是用来说明第1实施方式的半导体存储装置中执行的读出动作的时序图。

图14是用来说明比较例中执行的读出动作时的配线的充电路径的电路图。

图15是用来说明第1实施方式的半导体存储装置中执行的读出动作时的配线的充电路径的电路图。

图16是用来说明第2实施方式的半导体存储装置的驱动器组的构成的电路图。

图17是用来说明第2实施方式的半导体存储装置中执行的读出动作的时序图。