[发明专利]DDR存储器错误恢复

说明书

在一种形式中，一种存储器控制器包括命令队列、仲裁器和重放队列。所述命令队列接收并存储存储器访问请求。所述仲裁器耦合到所述命令队列，用于向存储器通道提供一系列存储器命令。所述重放队列存储提供给所述存储器通道的所述一系列存储器命令，并且继续存储尚未从所述存储器通道接收到响应的存储器访问命令。当响应指示完成对应的存储器命令而无任何错误时，所述重放队列移除所述对应的存储器命令而不采取进一步的措施。当响应指示完成所述对应的存储器命令而有错误时，所述重放队列重放至少所述对应的存储器命令。在另一种形式中，一种数据处理系统包括所述存储器控制器、存储器访问代理和存储器系统，所述存储器控制器耦合到所述存储器访问代理和所述存储器系统。

背景技术

计算机系统通常将廉价且高密度的动态随机存取存储器(DRAM)芯片用于主存储器。现今销售的大部分DRAM芯片与电子器件工程联合委员会(JEDEC)所颁布的各种双数据速率(DDR)DRAM标准兼容。DDR存储器控制器用于根据公布的DDR标准来管理各种存储器访问代理与DDR DRAM之间的对接。

现代DDR存储器控制器维持队列以存储待决存储器访问请求，以允许它们关于待决存储器访问请求被生成或存储的顺序无序地选取所述待决存储器访问请求，以提高效率。例如，存储器控制器可从队列中检索对给定存储器存储列中的同一行的多个存储器访问请求，并且将它们连续地发出给存储器系统，以避免对当前行进行预充电和激活另一行的开销。

DDR存储器系统包括多种用于错误检测和恢复的机制，诸如奇偶校验位、循环冗余码(CRC)、错误检测码(EDC)、或与数据一起存储在DDR DRAM中的其他纠错码(ECC)。当执行存储器访问时，DDR存储器控制器将所存储的CRC或ECC位与利用存储器访问计算出的CRC或ECC位进行比较。响应于检测到错误，DDR存储器控制器在可能的情况下纠正错误，并将错误报告给操作系统，并且操作系统确定要采取的进一步的纠正措施。然而，DRAM总线以相对高的时钟速率、诸如2400兆赫兹(MHz)操作，并在时钟周期的两个转换上传输数据。由于高数据速率，DDR存储器总线容易受到偶然的随机错误或存储器总线上的“小故障”的影响。虽然已知的DDR存储器控制器具有检测和纠正这些错误的机制，但是由于操作系统调用所引起的开销，这些机制显著降低了系统性能。

附图说明

图1以框图形式示出根据一些实施方案的数据处理系统；

图2以框图形式示出适合于在图1的数据处理系统中使用的加速处理单元(APU)；

图3以框图形式示出根据一些实施方案的适合于在图2的APU中使用的存储器控制器和相关联的物理接口(PHY)；

图4以框图形式示出根据一些实施方案的适合于在图2的APU中使用的另一存储器控制器和相关联的PHY；

图5以框图形式示出根据一些实施方案的存储器控制器；并且

图6示出与图5的存储器控制器的有限状态机的操作相关联的状态图。

在以下描述中，在不同图示中相同参考符号的使用指示类似或完全相同的项目。除非另外指出，否则词语“耦合”及其相关联的动词形式包括直接连接和通过本领域中已知的手段的间接电气连接两者，并且除非另外指出，否则对直接连接的任何描述也意味着使用适当形式的间接电气连接的替代性实施方案。

具体实施方式

在一种形式中，一种存储器控制器包括命令队列、仲裁器和重放队列。所述命令队列接收并存储存储器访问请求。所述仲裁器耦合到所述命令队列，用于向存储器通道提供一系列存储器命令。所述重放队列存储提供给所述存储器通道的所述一系列存储器命令，并且继续存储尚未从所述存储器通道接收到响应的存储器访问命令。当响应指示完成对应的存储器命令而无任何错误时，所述重放队列移除所述对应的存储器命令而不采取进一步的措施。当响应指示完成所述对应的存储器命令而有错误时，所述重放队列重放至少所述对应的存储器命令。