[发明专利]半导体装置

说明书

在沿与半导体基板(10)的正面平行地配置为条纹状的多个沟槽(2)中的栅沟槽(2a)的内部隔着栅绝缘膜(3a)设置有栅电位(G)的栅电极(4a)。在虚设沟槽(2b)的内部隔着虚设栅绝缘膜(3b)设置有发射电位(E)的虚设栅电极(4b)。在台面区(9)中的作为MOS栅起作用的第一台面区(9a)的表面区域的整个面设置有第一p型基区(5a)，在不作为MOS栅起作用的第二台面区(9b)沿第一方向(X)以预定的间隔(D1)选择性地设置有第二p型基区(5b)。台面区(9)的两侧的沟槽(2)中的至少一方为栅沟槽(2a)，MOS栅在栅沟槽(2a)的至少一方的侧壁侧进行驱动。据此，能够降低通态电压。

技术领域

本发明涉及半导体装置。

背景技术

以往，作为沟槽栅结构的IGBT(Insulated Gate Bipolar Transistor：绝缘栅型双极晶体管)，公知有具备形成对栅极控制起作用的MOS栅结构的沟槽(以下，记为栅沟槽)和形成用于不对栅极控制起作用的虚设的MOS栅结构的沟槽(以下，作为虚设沟槽)的构成。对以往的沟槽栅型IGBT的结构进行说明。

图19是示出以往的沟槽栅型IGBT的结构的立体图。图20是示出图19的截面线AA－AA'处的截面构造的截面图。图21是示出图19的截面线BB－BB'处的截面构造的截面图。在图19中，为了明确夹在相邻的沟槽102间的区域(台面区)109的平面布局，图示省略层间绝缘膜111和发射电极112。平面布局是指从半导体基板110的正面侧观察到的各部分的平面形状和配置构成。

如图19～21所示，在半导体基板110的正面侧设置有多个沟槽102。多个沟槽102配置为在半导体基板110的正面平行地延伸的条纹状的平面布局。多个沟槽102中的一部分的沟槽102为栅沟槽102a，除此以外的沟槽102为虚设沟槽102b。栅沟槽102a与虚设沟槽102b例如交替地配置。

在栅沟槽102a的内部，隔着栅绝缘膜103a设置有栅电极104a。在虚设沟槽102b的内部，隔着绝缘膜(以下，作为虚设栅绝缘膜)103b设置有电极(以下，作为虚设栅电极)104b。虚设栅电极104b与栅电极104a电绝缘而电连接到例如发射电位。在全部台面区109(夹在沟槽102间的区域)设置有p型基区105。

在p型基区105的内部分别选择性地设置有n⁺型发射区106和p⁺型接触区107。n⁺型发射区106配置为沿与沟槽102条纹状地延伸的方向(以下，作为第一方向)X正交的方向(以下，作为第二方向)Y条纹状地延伸的平面布局。n⁺型发射区106在相邻的栅沟槽102a之间，夹着虚设沟槽102b在相邻的台面区109连续而沿第二方向Y延伸。

n⁺型发射区106的一部分和p⁺型接触区107露出于用于与发射电极112进行电连接(接触)的接触孔108(以虚线示出的部分)。在图19中，分别以不同的阴影示出n⁺型发射区106和p型基区105(包括p⁺型接触区107)。符号101、113～115分别是n^-型漂移区、n型缓冲层、p⁺型集电层和集电极。

作为像这样的具备虚设栅电极的沟槽栅型IGBT，提出有如下装置：通过将发射区的宽度最优化来将基区的阻抗值设定为预定值，从而在关断时使漂移区内的少数载流子高速地排出，并且确保了RBSOA(Reverse Bias Safe Operation Area：反向偏置安全动作区)(例如，参见下述专利文献1(第0053、0058段)。)。另外，在下述专利文献1中，通过使发射区形成为沿与沟槽正交的方向延伸的条纹状，从而抑制饱和电流的偏差。