[实用新型]晶体管及存储单元阵列

说明书

本实用新型提供一种晶体管及存储单元阵列，包括：半导体衬底，具有有源区，于沟槽结构形成于半导体衬底内；埋入式栅极字线结构，位于沟槽结构中，埋入式栅极字线结构包括：栅氧化层，位于沟槽结构的底部和侧壁；第一导电层，位于栅氧化层的底部和局部侧壁；第二导电层，第二导电层包括填充于沟槽结构的下部内且表面覆盖第一导电层的填充部以及位于填充部上的凸起部，其中，凸起部的顶端高于第一导电层的顶端且低于半导体衬底的上表面，凸起部的任一长度向外侧壁与栅氧化层之间的间距占沟槽结构在相同宽度向截面下的开口尺寸的1%~50%。本实用新型提高了栅极字线的高度，减小了栅极字线的电阻，从而减少了器件的访问时间。

技术领域

本实用新型属于集成电路制造技术领域，特别是涉及一种晶体管及存储单元阵列。

背景技术

动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每一个存储单元主要由一个晶体管与一个由晶体管所操控的电容器所构成，且存储单元会排列成阵列形式，每一个存储单元通过字线与位线彼此电性连接。随着电子产品日益朝向轻、薄、短、小发展，动态随机存取存储器组件的设计也必须符合高集成度、高密度的要求朝小型化发展的趋势发展，为提高动态随机存取存储器的积集度以加快组件的操作速度，以及符合消费者对于小型化电子装置的需求，近年来发展出埋入式栅极字线动态随机存取存储器，以满足上述种种需求。

然而，在上述这种结构中，随着动态随机存储器的阵列不断减小，就存在减小字线电阻与减小栅极诱导漏极泄漏电流之间的均衡的问题，其中，随着器件尺寸的减小，字线电阻会逐渐增大，其增加了器件的访问时间，一般可通过增加字线的高度以实现自身的低电阻，但与此同时，栅极(字线)与源漏之间的电场分布就会改变，在埋入式栅极字线下方产生较高的电场，从而在源/漏极与栅极之间的重叠区域造成较高的栅极引致漏极漏电流(GIDLcurrent)，并降低埋入式字线动态随机存取存储器的存储时间(retention time)。

因此，提供一种能解决上述栅极字线电阻减小与栅极引致漏极漏电流现象产生之间相互矛盾的方案实属必要。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种晶体管及存储单元阵列，特别是用于解决现有技术中栅极字线电阻减小与栅极引致漏极漏电流现象产生之间的相互矛盾的问题。

为实现上述目的及其他相关目的，本实用新型提供一种晶体管结构的制备方法，包括如下步骤：

1)提供一具有有源区的半导体衬底，于所述半导体衬底内形成沟槽结构，所述沟槽结构穿过所述有源区；

2)于所述沟槽结构的底部及侧壁形成栅氧化层，所述栅氧化层覆盖所述沟槽结构的底部及侧壁；

3)于所述栅氧化层表面形成第一导电材料层；

4)于所述第一导电材料层表面形成第二导电材料层，所述第二导电材料层填满所述沟槽结构；

5)第一次刻蚀去除部分所述第一导电材料层及部分所述第二导电材料层，使得所述第一导电材料层的上表面及所述第二导电材料层的上表面均低于所述半导体衬底的上表面；以及，

6)第二次刻蚀所述第一导电材料层及所述第二导电材料层，以分别得到第一导电层及第二导电层，第二次刻蚀所使用的刻蚀液对所述第一导电材料层的刻蚀速率大于对所述第二导电材料层的刻蚀速率，所述第一导电层、所述第二导电层及所述栅氧化层共同构成埋入式栅极字线结构；其中，所述第二导电层包括结合于所述第一导电层表面的填充部及位于所述填充部顶上的凸起部，所述凸起部的顶端高于所述第一导电层的顶端，且所述凸起部的任一长度向外侧壁与所述栅氧化层之间具有间距，占所述沟槽结构在相同宽度向截面下的开口尺寸的1％～50％。