[发明专利]一种SOI体接触器件及其制作方法

说明书

本发明公开了一种SOI体接触器件，自下而上依次包括衬底、绝缘埋层和有源区，所述有源区包括位于顶层硅中的源区、漏区、沟道、体接触、沟槽隔离，以及位于顶层硅之上的栅氧化层和栅极；所述沟槽隔离呈环形且位于有源区的外围，源区和漏区分别位于沟道的两侧，源区到漏区的方向为沟道方向；所述体接触位于沟道的另外两侧，且两个体接触的连线垂直于沟道方向；所述沟道上方覆盖栅氧化层Ⅱ，所述沟道和体接触之间的空隙以及靠近该空隙的体接触上覆盖栅氧化层Ⅰ，且栅氧化层Ⅱ的厚度小于栅氧化层Ⅰ的厚度；栅氧化层Ⅰ和栅氧化层Ⅱ上沉积栅极。本发明提供的一种SOI体接触器件及其制作方法，可以抑制栅致浮体效应，并保证器件正常电学特性不受影响。

技术领域

本发明涉及半导体器件领域，具体涉及一种SOI体接触器件及其制作方法。

背景技术

绝缘体上硅SOI器件相比体硅器件具有全介质隔离，寄生电容小，功耗低，速度快，抗辐射能力强等优点。因此，SOI器件广泛应用于数字，模拟以及高可靠性电路中。根据SOI顶层硅厚度和MOS器件阱注入浓度的不同，SOI MOS器件可分为部分耗尽(PartiallyDepleted，PD)SOI MOS器件和全耗尽(Full Depleted，FD)SOI MOS器件。

对于PD SOI MOS器件，漏端附近的碰撞电离会产生电子空穴对。由于中性体区浮空，对于NMOS器件，空穴会在漏端正压的作用下向体区移动，并在体区积累(PMOS器件为电子在体区积累)。这将使得器件体电势抬高，引起器件关态漏电流增加，亚阈值特性退化等问题。这种效应称之为PD SOI器件的浮体效应(Floating Body Effect，FBE)。

随着器件关键尺寸的微缩，栅氧化层厚度不断减小。PD SOI器件特性除了受到上述漏致浮体效应的影响外，还受到栅氧隧穿电流导致的浮体效应影响(称为栅致浮体效应GIFBE，Gate-Induced Floating Body Effect)。通常，PD SOI MOS器件采用T型栅，H型栅或者BTS等体接触技术来抑制浮体效应。所谓体接触就是绝缘埋层上方和顶层硅底部处于电学浮空状态的中性区域和外部相接触，使得大部分情况下，空穴或者电子不能在该区域积累，可以较好地抑制浮体效应。在体接触结构中，T型栅和H型栅的抑制效果较好，但是其体接触结构会引入更严重的栅致浮体效应。

对于先进工艺节点下具有较薄栅氧的PD SOI PMOS体接触器件，其沟道区域上方栅极为P+掺杂，因此栅氧隧穿主要为HVB(hole valence band)和EVB(electron valenceband)，隧穿电流较小。而体接触端上方栅极为N+掺杂，其栅氧隧穿主要为ECB(electronconduction band)，隧穿电流更大，产生的栅致浮体效应更明显，对器件特性退化更严重。

发明内容

本发明所要解决的技术问题是提供一种SOI体接触器件及其制作方法，利用工艺流程中现有的厚栅氧化罩，，形成体接触区附近厚栅氧结构，降低体接触附近的栅氧隧穿电流，抑制该区域导致的栅致浮体效应，同时不改变沟道区域栅氧厚度，保证器件正常电学特性不受影响。

为了实现上述目的，本发明采用如下技术方案：一种SOI体接触器件，自下而上依次包括衬底、绝缘埋层和有源区，其特征在于，所述有源区包括位于顶层硅中的源区、漏区、沟道、体接触、沟槽隔离，以及位于顶层硅之上的栅氧化层和栅极；所述沟槽隔离呈环形且位于有源区的外围，所述源区和漏区分别位于沟道的两侧，源区到漏区的方向为沟道方向；所述体接触位于沟道的另外两侧，且两个体接触的连线垂直于沟道方向；所述沟道上方覆盖栅氧化层Ⅱ，所述沟道和体接触之间的空隙以及靠近该空隙的体接触上覆盖栅氧化层Ⅰ，且栅氧化层Ⅱ的厚度小于栅氧化层Ⅰ的厚度；所述栅氧化层Ⅰ和栅氧化层Ⅱ上沉积栅极。

进一步地，所述栅极为T型栅极或者H型栅极。

进一步地，所述栅氧化层Ⅰ与沟道不重合。

进一步地，所述体接触及其外围形成体接触掺杂，所述栅氧化层Ⅰ与沟道之间的距离小于所述体接触掺杂与沟道之间的距离。