[发明专利]包括一个或多个逻辑电路区域的可调反向偏压的集成电路

说明书

本发明涉及集成半导体电路、其控制方法及听力设备，电路包括第一逻辑电路区域，其包括用于将第一区域时钟信号供应至第一逻辑电路区域的数字逻辑电路的第一区域时钟网络。还包括时钟门控电路，配置为根据时钟信号导出第一区域时钟信号，并根据第一逻辑电路区域的状态选择信号选择性地施加和中断第一区域时钟信号。第一逻辑电路区域包括分别连接至数字逻辑电路的PMOS和NMOS晶体管的相应主体的第一和第二反向偏置电压栅格。集成半导体电路还包括可控反向偏置电压发生器，配置为根据状态选择信号在第一电平和第二电平之间调节第一反向偏置电压栅格的反向偏置电压；并且根据状态选择信号在第一电平和第二电平之间调节第二反向偏置电压栅格的反向偏置电压。

技术领域

本发明涉及一种集成半导体电路，该集成半导体电路包括第一逻辑电路区域，该第一逻辑电路区域包括用于将第一区域时钟信号供应至第一逻辑电路区域的一个或多个数字逻辑电路的第一区域时钟网络。集成半导体电路还包括时钟门控电路，该时钟门控电路配置为根据时钟信号导出第一区域时钟信号，并且根据第一逻辑电路区域的状态选择信号来选择性地施加和中断第一区域时钟信号。第一逻辑电路区域包括与一个或多个数字逻辑电路的PMOS晶体管的相应主体连接的第一反向偏置电压栅格和与一个或多个数字逻辑电路的NMOS晶体管的相应主体连接的第二反向偏置电压栅格。集成半导体电路还包括可控反向偏置电压发生器，该可控反向偏置电压发生器配置为根据状态选择信号在第一电平和第二电平之间调节第一反向偏置电压栅格的反向偏置电压；并且根据状态选择信号在第一电平和第二电平之间调节第二反向偏置电压栅格的反向偏置电压。

背景技术

在现代集成电路小规模CMOS工艺中实施的数字逻辑电路(诸如时序逻辑电路和组合逻辑电路)遭受泄漏功率损耗。已知通过利用所谓的时钟门控机制来实现在此类数字逻辑电路中的功率节省，该时钟门控机制通过防止转换非活动(inactive)电路区域和页(leaf)触发器的区域时钟信号来节省动态或切换功率。

遗憾的是，由于时钟门控电路操作或控制的逻辑电路区域内的数字逻辑电路的NMOS和PMOS晶体管的相应泄漏电流，非活动逻辑电路区域的数字逻辑电路仍可能消耗相对大的功率量。随着CMOS工艺的特征尺寸的缩小，这种泄漏电流通常是一个越来越大的问题。亚阈值导通和逆向偏置二极管泄漏引起NMOS和PMOS晶体管的泄漏电流的增大。对于在相对低的时钟频率下(例如以小于50MHz或25MHz的时钟频率)操作的数字逻辑电路，这个问题特别明显。在此类相对低的时钟频率下操作的某些数字逻辑电路中，泄漏功率可能超过动态功率。用于听力设备的集成电路是一种类型的应用，其中由于常规听力设备电池的极其有限的能量储存，所以可能在相对低的时钟频率下操作数字逻辑电路。

因此，本领域仍然需要用于数字逻辑电路，特别是如以上所论述在相对低的时钟频率下操作的数字逻辑电路的改进的功率节省机制。

发明内容

本发明的第一方面涉及一种集成半导体电路，该集成半导体电路包括用于将时钟信号分配至一个或多个逻辑电路区域的时钟信号栅格和由正DC电源电压和负DC电源电压供电的第一逻辑电路区域。第一逻辑电路区域包括：第一区域时钟网络，该第一区域时钟网络用于将第一区域时钟信号供应至第一逻辑电路区域的一个或多个数字逻辑电路；时钟门控电路，该时钟门控电路配置为根据时钟信号导出第一区域时钟信号，并且根据第一逻辑电路区域的状态选择信号来选择性地施加和中断第一区域时钟信号；第一反向偏置电压栅格和第二反向偏置电压栅格，该第一反向偏置电压栅格连接至一个或多个数字逻辑电路的PMOS晶体管的相应主体，该第二反向偏置电压栅格连接至一个或多个数字逻辑电路的NMOS晶体管的相应主体；可控反向偏置电压发生器，该可控反向偏置电压发生器配置为：根据状态选择信号在第一电平和第二电平之间调节第一反向偏置电压栅格的反向偏置电压；并且根据状态选择信号在第一电平和第二电平之间调节第二反向偏置电压栅格的反向偏置电压。