[发明专利]一种CMOS纳米线及其制造方法

说明书

本发明公开了一种CMOS堆叠纳米线的制造方法，包括：提供半导体衬底，包括N阱区和P阱区；在半导体衬底上制备堆叠纳米线，包括：N阱区的第一堆叠纳米线和P阱区的第二堆叠纳米线；在第一堆叠纳米线上沉积半导体薄膜，半导体衬底的第一半导体材料与半导体薄膜的第二半导体材料不相同；对第一堆叠纳米线进行氧化和退火，并且去除氧化物，促使半导体薄膜中的半导体原子扩散进入第一堆叠纳米线，形成目标第一纳米线；在第二堆叠纳米线和目标第一纳米线上沉积栅电极材料。用以解决现有技术中在硅衬底上制备的CMOS纳米线中PMOS空穴迁移率低，N管和P管不对称的技术问题。实现了在半导体衬底上制备与衬底不同材料纳米线的方法。

技术领域

本发明涉及半导体领域，尤其涉及一种CMOS堆叠纳米线及其制造方法。

背景技术

在过去的40年中，器件的尺寸越来越小，为了解决更小尺寸的需求，新的器件结构得到越来越多的研究。其中，纳米线工艺被普遍认为是可以推动CMOS的比例缩小直到极限的工艺。大量的研究集中于在传统的器件结构的基础上，将不同的工艺和材料创新引入纳米线中以提高器件的电学性能。

当前现有的CMOS纳米线制造工艺，比较成熟的是硅衬底制备工艺，往往是在硅衬底上制备硅纳米线，然而，由于硅材料空穴迁移率太低，现有CMOS器件中N管和P管的对称性很差，即两者上升时间下降时间不相等、高低电平的噪声容限不一样、充电放电的时间不相等。

也就是说，现有技术中在硅衬底上制备的CMOS器件中由于PMOS空穴迁移率低造成的不对称的技术问题。

发明内容

本发明通过提供一种CMOS纳米线及其制造方法，解决了现有技术中在硅衬底上制备的CMOS器件中由于PMOS空穴迁移率低造成的不对称的技术问题。

一方面，为解决上述技术问题，本发明的实施例提供了如下技术方案：

一种CMOS堆叠纳米线的制造方法，包括：

提供半导体衬底，所述半导体衬底包括N阱区和P阱区；

在所述半导体衬底上制备堆叠纳米线，所述堆叠纳米线包括：所述N阱区的第一堆叠纳米线和所述P阱区的第二堆叠纳米线；

在所述第一堆叠纳米线上沉积半导体薄膜，其中，所述半导体衬底的第一半导体材料与所述半导体薄膜的第二半导体材料不相同；

对所述第一堆叠纳米线进行氧化以及退火，并且去除生成的氧化物，促使所述半导体薄膜中的半导体原子扩散进入所述第一堆叠纳米线，形成目标第一纳米线；

在所述第二堆叠纳米线和所述目标第一纳米线上沉积栅电极材料，形成栅极。

可选的，所述半导体衬底为硅衬底；所述半导体薄膜为SiGe薄膜或Ge薄膜；所述促使所述半导体薄膜中的半导体原子扩散进入所述第一堆叠纳米线，形成目标第一纳米线，包括：促使所述半导体薄膜中的Ge原子扩散进入所述第一堆叠纳米线,形成SiGe纳米线或Ge纳米线。

可选的，所述第二半导体材料为非晶材料、单晶材料或多晶材料。

可选的，所述在所述半导体衬底上制备堆叠纳米线，包括：刻蚀所述半导体衬底，在所述N阱区形成带凹口结构的第一鳍片结构，在所述P阱区形成带凹口结构的第二鳍片结构；在所述第一鳍片结构和所述第二鳍片结构上形成假栅及假栅的侧墙；在所述第一鳍片结构和所述第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区，其中，所述源漏区材料分别位于所述假栅的两侧；去除假栅；氧化所述第一鳍片结构和所述第二鳍片结构，并去除氧化形成的氧化物，形成所述第一堆叠纳米线和所述第二堆叠纳米线。

可选的，所述鳍片结构上的凹口结构的数量与所述堆叠纳米线的根数对应。