[发明专利]闪存浮栅的制作方法以及NOR闪存

说明书

本发明涉及闪存浮栅的制作方法以及NOR闪存，在半导体基底上依次叠加形成隧穿氧化层、浮栅层和硬掩模层，首先刻蚀所述硬掩模层、浮栅层、隧穿氧化层以及半导体基底，在半导体基底中形成多个隔离沟槽，接着在所述沟槽的内壁形成沟槽氧化层并填充隔离介质，使隔离介质与硬掩模层的上表面齐平，然后回刻蚀隔离介质以形成隔离结构，最后去除硬掩模层从而在所述隔离结构之间形成浮栅。与现有技术在隔离介质之间的间隙填充浮栅层的方法相比，可以避免随着该间隙的深宽比增加使得浮栅层填充难度增大的问题，本发明在浮栅层上覆盖了硬掩模层，避免了CMP工艺直接作用于浮栅层，并且回刻蚀隔离介质的工艺对隧穿氧化层的影响较小。

技术领域

本发明涉及半导体工艺领域，尤其涉及一种闪存浮栅的制作方法以及NOR闪存。

背景技术

随着半导体技术的发展，闪存(flashmemory)作为一种非易失性存储器得到了广泛的应用。闪存在传统的MOS晶体管结构基础上增加了浮栅和隧穿氧化层，利用浮栅来存储电荷，从而实现了存储内容的非易失性(non-volatile)。

NAND闪存和NOR闪存是目前市场上两种重要的非易失闪存技术。其中，NOR闪存可以对其中每一个存储单元进行独立的读写操作，提供了完全的随机存取功能，因此能用于可执行程序的非易失性存储，而NAND闪存不能提供完全的随机存取功能来独立读取每一个存储单元，存储单元擦除时只能按块操作而不能按单个存储单元独立操作。相比于NAND闪存，NOR闪存可以提供通用型的非易失性存储器，具有完全随机存取功能，可用于数据存储以及可执行程序代码存储。

一种用于65nmNOR闪存的浮栅制造工艺主要包括以下步骤：在半导体基底上形成衬垫氧化层和氮化硅层；刻蚀该氮化硅层、衬垫氧化层以及半导体基底以在半导体基底中形成沟槽；在该沟槽内填充隔离介质并进行CMP工艺使得隔离介质和前述氮化硅层齐平；接着去除前述氮化硅层及其下方的衬垫氧化层，在隔离介质之间的半导体基底上形成隧穿氧化层并填充多晶硅作为浮栅层，利用CMP工艺使得多晶硅和隔离介质的上表面齐平；最后回刻蚀以去除部分隔离介质从而形成浮栅。

但是，随着工艺节点下降，上述方法中隔离介质之间的间隙的深宽比增加，使得多晶硅的填充难度增加，另外CMP工艺直接作用于浮栅层，容易导致所形成的浮栅厚度均一性较差的问题，在回刻蚀隔离介质时，干法工艺的等离子体有可能对位于浮栅层下方的隧穿氧化层造成损坏，因而上述浮栅工艺亟需进行改进。

发明内容

本发明的目的是提供一种闪存浮栅的制作方法以及NOR闪存，以解决现有闪存浮栅制造工艺中，随着工艺节点下降存在的浮栅层填充难度增加的问题。

为解决上述问题，本发明提供了一种闪存浮栅的制作方法，其特征在于，包括：

提供半导体基底，在所述半导体基底上依次叠加形成隧穿氧化层、浮栅层和硬掩模层；刻蚀所述硬掩模层、所述浮栅层、所述隧穿氧化层以及所述半导体基底，从而在所述半导体基底中形成多个隔离沟槽；在所述隔离沟槽的内壁形成沟槽氧化层并利用隔离介质填充满所述隔离沟槽；回刻蚀所述隔离介质以形成隔离结构；以及去除所述硬掩模层从而在所述隔离结构之间形成浮栅。

可选的，所述隧穿氧化层利用原位蒸汽生成(in situ steam generation,ISSG)方法或者脱耦等离子体氮化(Dip-pen nanolithography，DPN)方法形成。所述隧穿氧化层的厚度是80至

可选的，回刻蚀所述隔离介质以形成隔离结构的方法为一次干法刻蚀工艺。

可选的，所述隔离结构的上表面高于所述隧穿氧化层的上表面并且低于所述浮栅层的上表面。

可选的，所述浮栅的高宽比大于2。

可选的，在的内壁形成沟槽氧化层并利用隔离介质填充满所述隔离沟槽的步骤包括，利用化学机械研磨工艺使所述隔离介质的上表面与所述硬掩模层的上表面齐平。